特許

J-GLOBAL ID：200903076118860200

半導体装置の製造方法

発明者： 牛膓 哲雄
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平7-174926
公開番号（公開出願番号）：特開平9-027494
出願日： 1995年07月11日
公開日（公表日）： 1997年01月28日
要約：

【要約】【課題】 配線材料層をエッチングする際にエッチング残渣が発生し、また電極と配線との間の耐圧の確保が難しい。【解決手段】 第1導電材料部3とこれを覆うオフセット絶縁膜4とこれらの両側に配設されたサイドウォール5とを有する下地1上にエッチングストッパ層20、層間絶縁膜21を形成し、層間絶縁膜21を、その段差が20〜80%平坦化されるように平坦化処理し、層間絶縁膜21の第1導電材料部3間に、エッチングストッパ層20に対して選択比をもつ第1ステップのエッチングと、エッチングストッパ層をエッチングする第2ステップのエッチングとによりコンタクトホール25を自己整合的に形成し、コンタクトホール25内面を覆って第2導電材料層26を形成し、第2導電材料層26をエッチングして第2導電材料部28を形成する半導体装置の製造方法。

請求項（抜粋）：

複数の第1導電材料部と該第1導電材料部の上面を覆うオフセット絶縁膜とこれら第1導電材料部およびオフセット絶縁膜の両側に配設されたサイドウォールとを有する下地上に、前記第1導電材料部、オフセット絶縁膜およびサイドウォールを覆ってエッチングストッパ層を形成する工程と、該エッチングストッパ層を覆って層間絶縁膜を形成する工程と、該層間絶縁膜を、これの下にある前記第1導電材料部、オフセット絶縁膜およびサイドウォールによって形成された段差が20〜80%平坦化されるように平坦化処理する工程と、該層間絶縁膜の前記第1導電材料部間に、前記エッチングストッパ層に対して選択比をもつ第1ステップのエッチングと、エッチングストッパ層をエッチングする第2ステップのエッチングとによりコンタクトホールを自己整合的に形成する工程と、該コンタクトホール内面を覆って第2導電材料層を形成する工程と、該第2導電材料層をエッチングして第2導電材料部を形成する工程と、を備えてなることを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/3205 ,  H01L 21/3065 ,  H01L 27/10 371 ,  H01L 27/108 ,  H01L 21/8242 ,  H01L 29/78 ,  H01L 21/336

FI (5件)：

H01L 21/88 K ,  H01L 27/10 371 ,  H01L 21/302 E ,  H01L 27/10 681 B ,  H01L 29/78 301 P