特許

J-GLOBAL ID：200903076158727899

データアウトバッファ回路

発明者： 佐谷 憲彦 ,  長 静雄
出願人/特許権者： 株式会社沖マイクロデザイン宮崎 ,  沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平4-194335
公開番号（公開出願番号）：特開平6-045911
出願日： 1992年07月22日
公開日（公表日）： 1994年02月18日
要約：

【要約】【目的】 リセット期間が短くても、出力段のMOSトランジスタのゲート電位を十分ブーストできるようにし、動作速度の高速化を図る。【構成】 最初の出力期間経過後、リセット期間になると、入力信号DOHN が“H”になるため、NMOS62を介してノードNg が該NMOSの閾値電圧VTの1段落ちのVCC-VTとなる。その後、NMOS44がオンし、ノードNd が“L”から“H”になると、NMOS61のゲート容量により、ノードNgの電位がブートストラップされる。これにより、NMOS61はNMOS46より大きな相互伝達コンダクタンスを持つことになるため、ノードNe がノードNd の立上りに追随して所定の電位に達する。よってNMOS49のゲート容量によるノードNe のブートストラップ電位が高くなり、ノードNb の立上りも早くなって容量51によるノードNb のブートストラップ電位も高くなる。

請求項（抜粋）：

入力信号に基づき電源電位以上のレベルの電位を出力ノードから出力するブートストラップ回路と、前記出力ノードの電位によってゲート制御される出力段のMOSトランジスタとを備え、前記ブートストラップ回路は、前記入力信号の反転信号を遅らせる遅延手段と、ソース・ドレインが前記出力ノード及び反転信号にそれぞれ接続された出力用の第1のMOSトランジスタと、ゲートが前記電源電位に、ソース・ドレインが前記遅延手段の出力及び第1のMOSトランジスタのゲートにそれぞれ接続された転送用の第2のMOSトランジスタと、前記出力ノードに接続されたブートストラップ容量と、前記遅延手段の出力及び出力ノードの電位に基づいて前記ブートストラップ容量を充放電する充放電手段とを、有するデータアウトバッファ回路において、前記第2のMOSトランジスタに並列接続された第3のMOSトランジスタと、ゲートが前記電源電位に、ソース・ドレインが前記入力信号及び第3のMOSトランジスタのゲートにそれぞれ接続された第4のMOSトランジスタとを、設けたことを特徴とするデータアウトバッファ回路。