特許
J-GLOBAL ID：200903076191449446
データ記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-138220
公開番号（公開出願番号）：特開平5-334189
出願日： 1992年05月29日
公開日（公表日）： 1993年12月17日
要約：
【要約】【目的】 データ処理装置に備えられていてキャッシュメモリまたは通常のランダムアクセスメモリのいずれとしても使用可能なように構成されたデータ記憶装置の提供を目的とする。【構成】 通常のキャッシュメモリとして備えられているタグメモリ4aと、データメモリ5aと、それらのデコーダ4b, 5b及び外部との入出力回路11, 7等の他に、アドレスバス1上のアドレスの上位の部分を保持するアドレスレジスタ10と、タグメモリ4aからの出力またはアドレスレジスタ10の出力のいずれかを選択出力する選択回路12と、アドレスの上位の部分と選択回路12の出力とを比較して一致した場合にタグメモリ4aまたはデータメモリ5aからデータバス2へ出力されているデータを有効とする出力イネーブル信号8を出力するコンパレータ6と、これらをそれぞれ制御することにより全体をキャッシュメモリとしてまたは通常のランダムアクセスメモリとして動作させる制御回路とを備えている。
請求項（抜粋）：
アドレスバスと、データバスと、RAMで構成され、複数のエントリを有する第1の記憶手段と、前記アドレスバスから入力されるアドレスの第1の部分をデコードして前記第1の記憶手段のエントリを指定する第1のデコード手段と、前記第1の記憶手段と前記データバスとを接続する第1の入出力回路と、RAMで構成され、複数のエントリを有する第2の記憶手段と、前記アドレスバスから入力されるアドレスの第1の部分をデコードして前記第2の記憶手段のエントリを指定する第2のデコード手段と、前記第2の記憶手段と前記データバスとを接続する第2の入出力回路と、前記アドレスバス上のアドレスの第2の部分を保持するレジスタ手段と、前記第1の入出力手段の出力または前記レジスタ手段の出力のいずれかを選択出力する選択手段と、前記アドレスの第2の部分と前記選択手段の出力とを比較し、一致した場合に前記第2の記憶手段から前記データバスへ出力されているデータを有効とする信号を出力する比較手段と、第1の制御信号が第1の値である場合と第2の値である場合とに応じて第1の制御と第2の制御とをそれぞれ実行する制御手段とを備え前記制御手段により前記第1の制御が実行された場合に、前記第1の入出力手段は、前記第1の記憶手段に前記アドレスバス上のアドレスの第2の部分を入力し、また前記第1の記憶手段の内容を前記選択手段に出力し、前記選択手段は、前記入出力手段の出力を選択して前記比較手段に与え、前記比較手段は、前記選択手段から入力される前記第1の記憶手段の内容と前記アドレスバスから入力されるアドレスの第2の部分とを比較することにより、前記第1の記憶手段の前記第1のデコード手段により指定されたエントリに前記アドレスバスから入力されたアドレスの第2の部分を書き込みまたは指定されたエントリの内容を前記選択手段へ出力し、前記第2の記憶手段の前記第2のデコード手段により指定されたエントリに前記データバスから入力されたデータを書き込みまたは指定されたエントリのデータを前記データバスへ出力してキャッシュメモリとして動作し、前記制御手段により前記第2の制御が実行された場合に、前記第1の入出力手段は、前記第1の記憶手段の内容を前記データバスに出力し、また前記データバス上のデータを前記第1の記憶手段に入力し、前記選択手段は、前記レジスタ手段の出力を選択して前記比較手段に与え、前記比較手段は、前記選択手段から入力される前記レジスタ手段の内容と前記アドレスバスから入力されるアドレスの第2の部分とを比較することにより、前記第1の記憶手段の前記第1のデコード手段により指定されたエントリと前記第2の記憶手段の前記第2のデコード手段により指定されたエントリとのいずれかに前記データバスから入力されたデータを書き込みまたは指定されたいずれかのエントリのデータを前記データバスへ出力してランダムアクセスメモリとして動作すべくなしてあることを特徴とするデータ記憶装置。
IPC (2件)：
G06F 12/08 310
, G06F 12/08
