特許
J-GLOBAL ID：200903076197817404
連想記憶メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
高田 守
公報種別：公開公報
出願番号（国際出願番号）：特願平4-102779
公開番号（公開出願番号）：特開平5-298892
出願日： 1992年04月22日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 検索、書き込み、読みだし前いずれもビット線及び反転ビット線を電源電位にプリチャージするように構成し、消費電力を低減する。【構成】 ワード線114 の電位に応じて導通・非導通制御されて、情報保持回路100 とビット線108 または反転ビット線112 との間でそれぞれ情報の伝達を伝達ゲート106 、110 が行う。接地電位にマッチ線126 を、電源電位にマッチ線133をプリチャージした後、ビット線108 または反転ビット線112 の情報と情報保持回路100 の情報とを比較し、検索回路116 が、比較結果に応じてマッチ線126 、133 の電位を制御する制御信号を発生する。マッチ線126 が接地電位に、マッチ線133 が電源電位にプリチャージされた後に、ゲート回路118 が、導通状態とされて、制御信号をマッチ線126 、133 に供給する。
請求項（抜粋）：
情報保持手段と、第1及び第2のビット線と、ワード線と、上記情報保持手段と第1のビット線及び第2のビット線との間にそれぞれ介在し上記ワード線の電位に応じて導通・非導通制御されて、上記情報保持手段と第1及び第2のビット線との間でそれぞれ情報の伝達を行う第1及び第2の伝達ゲート手段と、第1の電位にプリチャージされる第1のマッチ線と、第2の電位にプリチャージされる第2のマッチ線と、第1及び第2のビット線の一方の情報と上記情報保持手段の情報とを比較し、比較結果に応じて第1及び第2のマッチ線の電位を制御する制御信号を発生する検索手段と、上記検索手段と第1及び第2のマッチ線との間に介在し、第1のマッチ線が第1の電位とされ、かつ第2のマッチ線が第2の電位とされた後に導通状態とされて、上記制御信号を第1及び第2のマッチ線に供給させるゲート手段とを、具備する連想記憶メモリ。
IPC (2件)：
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