特許
J-GLOBAL ID：200903076207938698
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
山本 秀策
公報種別：公開公報
出願番号（国際出願番号）：特願平7-231775
公開番号（公開出願番号）：特開平9-082090
出願日： 1995年09月08日
公開日（公表日）： 1997年03月28日
要約：
【要約】【課題】電源立ち上げ時、記憶保持状態時および通常読み出し動作時に、各ビット線のプリチャージ動作をしてプリチャージ動作の時間短縮を図り、読み出し動作時間の短縮化を図る。【解決手段】電源の立ち上がり後直ちに、コラムセレクタ3を介してビット線プリチャージ回路7をスキャンさせることによって、全てのビット線をプリチャージするように制御するリングオシレータ9、分周器10、5ビットアップカウンタ11およびパワーオンプリチャージ検出回路13と、あるアドレスに対応するコラム列がコラムセレクタ3で選択され、アクセスされている期間に、その他の全てのコラム列に対応するビット線をプリチャージし、また、この記憶装置が記憶保持状態にあるときにも、全ビット線のプリチャージを行う周辺コラムセレクタ4および周辺プリチャージ回路14とを有している。
請求項（抜粋）：
メモリセルアレイに接続される各ビット線を介して該メモリセルアレイに保持された任意アドレスのデータの読み出しを行う半導体記憶装置において、電源の立ち上がり後直ちに、該各ビット線をスキャンして、全ての該各ビット線のプリチャージ動作を実行するように制御する第1プリチャージ動作制御回路と、あるアドレスに対応するコラム列が選択され、アクセスされている期間に、その他の全てのコラム列に対応するビット線のプリチャージ動作を行い、また、該メモリセルアレイが記憶保持状態にあるときに、全ての該各ビット線のプリチャージ動作を行い、さらに、該アクセスすべきバーチャルGND線以外のバーチャルGND線にプリチャージレベルの供給を行うように制御する第2プリチャージ動作制御回路とを備えた半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 M
, G11C 17/00 520 A
