特許

J-GLOBAL ID：200903076221261544

データ処理装置

発明者： 波多江 博
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願平11-271727
公開番号（公開出願番号）：特開2001-092792
出願日： 1999年09月27日
公開日（公表日）： 2001年04月06日
要約：

【要約】【課題】 ホスト装置等の負担を軽減するアクセラレータのような演算処理ユニットの演算処理内容に高い柔軟性を実現する。【解決手段】 演算処理ユニット(1)が内蔵する第1のCPU(5)は外部の第2のCPU(2)から共有メモリ(6)にロードされたサブルーチンプログラムを外部からのコマンドに応答して実行し、実行状態をビジーフラグ(BF)を介して外部に通知し、実行結果を共有メモリ(6)を介して外部に返す。前記サブルーチンプログラムによる処理のパラメータを変更する場合には、外部でダイナミックに変更したプログラムを再度共有メモリにロードして、第1のCPUが実行可能にでき、また、外部から共有メモリにロードする処理プログラムの内容を変更すれば、データ処理装置若しくは演算処理ユニットの他の用途への転用も簡単である。

請求項（抜粋）：

第1のバスに接続される第1のCPUと、第2のバスに接続される第2のCPUと、前記第1のCPUと第2のCPUによって夫々リード・ライト可能な共有メモリと、前記第2のCPUがコマンドを書込み、書き込まれたコマンドを前記第1のCPUが参照可能なコマンドレジスタと、前記コマンドレジスタに書き込まれたコマンドに応答して前記第1のCPUに前記共有メモリ上のプログラムを実行させる制御情報の格納手段と、前記第1のCPUの動作状態を示し前記第2のCPUに参照可能にされるビジーフラグと、を含んで成るものであることを特徴とするデータ処理装置。

IPC (3件)：

G06F 15/16 620 ,  G06F 15/177 676 ,  H04N 7/24

FI (3件)：

G06F 15/16 620 G ,  G06F 15/177 676 C ,  H04N 7/13 Z

Fターム (15件)：

5B045AA01 ,  5B045BB15 ,  5B045BB48 ,  5B045BB49 ,  5B045FF01 ,  5B045GG09 ,  5B045HH02 ,  5C059KK10 ,  5C059MA00 ,  5C059SS02 ,  5C059SS07 ,  5C059SS26 ,  5C059UA29 ,  5C059UA36 ,  5C059UA38