特許

J-GLOBAL ID：200903076233560687

半導体製造方法および半導体装置

発明者： 松本 光市
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-219120
公開番号（公開出願番号）：特開2001-044443
出願日： 1999年08月02日
公開日（公表日）： 2001年02月16日
要約：

【要約】【課題】 フリンジング接合容量、ゲート・パッド容量、接合容量などの寄生容量を減少させる。【解決手段】 埋め込み酸化膜2下のSi基板1まで、厚いトレンチ層(酸化膜)7で分離することにより、フリンジング接合容量Cf2、ゲート・パッド容量Cg2、接合容量Cjなどの寄生容量が減少する。

請求項（抜粋）：

絶縁層により電気的に分離された半導体層を有する半導体基板に半導体装置を形成する半導体製造方法において、素子分離領域の半導体層、絶縁層および半導体基板をエッチングする工程と、前記半導体基板上に絶縁膜を堆積させる工程と、前記半導体層内の活性化領域から前記絶縁膜を取り除く工程と、前記半導体基板内に入り込むように少なくとも1種類以上の不純物を打ち込む工程とを有することを特徴とする半導体製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/762 ,  H01L 27/12

FI (3件)：

H01L 29/78 621 ,  H01L 27/12 F ,  H01L 21/76 D

Fターム (26件)：

5F032AA09 ,  5F032AA16 ,  5F032BA01 ,  5F032CA17 ,  5F032CA21 ,  5F032DA53 ,  5F110AA02 ,  5F110AA03 ,  5F110AA08 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE31 ,  5F110FF02 ,  5F110GG02 ,  5F110GG13 ,  5F110GG25 ,  5F110GG34 ,  5F110GG35 ,  5F110GG52 ,  5F110HL05 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110NN65 ,  5F110QQ11