特許

J-GLOBAL ID：200903076242243597

半導体装置の製造方法

発明者： 横山 裕也
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-161776
公開番号（公開出願番号）：特開平10-012871
出願日： 1996年06月21日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 MOSトランジスタにおいて、ゲート電極に側壁を形成して自己整合的にLDD領域を形成する場合、ソース側にもLDD領域が形成され、トランジスタの高速動作を妨げる。【解決手段】 ゲート電極10を第1の膜8の側壁として形成し、ゲート電極10と自己整合的にLDD領域5を形成する。さらにゲート電極10のドレイン側にのみ側壁12を形成し、自己整合的にソース・ドレイン領域6を形成する。その結果、ドレイン側にのみLDD領域5が形成される。

請求項（抜粋）：

第1導電型の半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第1の膜を堆積し、パターニングを行って前記第1の膜をエッチングする工程と、前記ゲート絶縁膜及び前記第1の膜上に前記第1の膜に対してエッチング選択性を有するゲート電極材料を堆積し、前記ゲート電極材料を異方性エッチング技術によりエッチングし、前記第1の膜の側面にゲート電極となる側壁を形成する工程と前記第1の膜を除去する工程と、前記ゲート電極をマスクとして自己整合的にイオン注入を行い、前記半導体基板の表面に第2導電型のLDD領域を形成する工程と、前記ゲート電極上に第2の絶縁膜を堆積し、異方性エッチング技術を用いて前記第2の絶縁膜をエッチングし、前記第1の膜と接していた前記ゲート電極の側面に前記第2の絶縁膜よりなる側壁を形成する工程と、前記側壁がついたゲート電極をマスクとして自己整合的に第2導電型のソース領域及びドレイン領域を形成する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/265 ,  H01L 21/336

FI (3件)：

H01L 29/78 301 G ,  H01L 21/265 L ,  H01L 29/78 301 P