特許
J-GLOBAL ID：200903076269352010
クロック信号発生回路
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-234881
公開番号（公開出願番号）：特開平8-097714
出願日： 1994年09月29日
公開日（公表日）： 1996年04月12日
要約：
【要約】【目的】 この発明は、高い周波数で動作するように最適化されたDLL回路に対して低速動作時においても高速動作時と同様な動作を行わしめる位相同期式のクロック信号発生回路を提供することを目的とする。【構成】 この発明は、低速動作時には、通常動作時の動作周波数と同等の遅延を遅延素子7により基準クロック信号に与え、遅延された基準クロック信号と内部クロック信号との位相差の比較結果に基づいてDLL回路1により基準クロック信号を遅延させて、DLL回路1が通常動作時の動作周波数と同等の遅延分だけ基準クロック信号を遅らせるように構成される。
請求項（抜粋）：
外部から供給される基準クロック信号を受けて遅延させる遅延手段と、外部から供給される選択信号にしたがって基準クロック信号又は遅延手段の出力のいずれか一方を選択して出力するセレクタ回路と、セレクタ回路の信号通過遅延時間と同等の遅延時間だけ内部クロック信号を遅延させて出力するバッファ回路と、セレクタ回路の出力信号とバッファ回路の出力信号を受けて、両信号の位相差がなくなるように基準クロック信号を遅延させて内部クロック信号を生成するディレイライン式位相同期(DLL)回路とを有することを特徴とるすクロック信号発生回路。
IPC (4件)：
H03L 7/06
, G01R 31/28
, G06F 1/06
, H03K 5/13
H03L 7/06 J
, G01R 31/28 V
, G06F 1/04 312 A
