特許

J-GLOBAL ID：200903076283958134

半導体装置及びその製造方法

発明者： 齋藤 友博 ,  飯沼 俊彦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-243881
公開番号（公開出願番号）：特開平10-092923
出願日： 1996年09月13日
公開日（公表日）： 1998年04月10日
要約：

【要約】【課題】半導体装置の素子分離領域において、上部に形成されて配線の断切れや遅延信号の恐れがない。【解決手段】 単結晶シリコン基板1の表面には、素子領域2と素子分離領域3とが配置されている。素子分離領域3には、埋め込み絶縁膜4に囲まれて、SiN膜5が形成されている。このSiN膜5は、埋め込み絶縁膜の平坦化の際にストッパーとなっていた物である。そして、素子領域2に、ゲート酸化膜6を介して、ゲート電極7が形成されている。このゲート電極7は、素子分離領域3の埋め込み絶縁膜4及びSiN膜5上にも形成されている。

請求項（抜粋）：

半導体基板上に離間配置された島状の素子領域を分離するため、該基板の素子領域表面より高く埋め込み絶縁膜が形成された素子分離領域を含む半導体装置において、前記半導体基板上で且つ島状の前記素子領域の間に、前記埋め込み絶縁膜より低いエッチングレートを有する絶縁性のエッチング停止膜が、前記埋め込み絶縁膜と側部が密接する状態で形成されていることを特徴とする半導体装置。

IPC (3件)：

H01L 21/762 ,  H01L 27/12 ,  H01L 29/786

FI (3件)：

H01L 21/76 D ,  H01L 27/12 F ,  H01L 29/78 621