特許

J-GLOBAL ID：200903076319469097

半導体装置

発明者： 隅田 渉 ,  丸岡 道明 ,  下村 彰宏 ,  山田 学
出願人/特許権者： 日本電気株式会社 ,  関西日本電気株式会社
代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願2001-017303
公開番号（公開出願番号）：特開2002-222949
出願日： 2001年01月25日
公開日（公表日）： 2002年08月09日
要約：

【要約】【課題】 オン抵抗と耐圧のトレードオフの関係をさらに改善する。【解決手段】 N+型ドレイン領域としてのシリコン基板21の一主面上にN型第1高抵抗ドリフト層22が配置され、第1高抵抗ドリフト層22上にN-型第2高抵抗ドリフト層23が配置されている。第2高抵抗ドリフト層23の表面層に配置された複数のP型ベース領域24の各直下位置の第1高抵抗ドリフト層22の表面層および第2高抵抗ドリフト層23の底面層にP-型高抵抗埋め込み層26が配置されている。第1高抵抗ドリフト層23の厚さT1は、第1高抵抗ドリフト層23の分担する分担電圧V1より低い電圧で、第1高抵抗ドリフト層23中に広がる空乏層がドレイン領域21にリーチスルーする厚さに設定される。

請求項（抜粋）：

一導電型ドレイン領域としての半導体基板と、前記半導体基板の一主面上に配置した一導電型の第1高抵抗ドリフト層と、前記第1高抵抗ドリフト層上に配置した一導電型の第2、...、第(n+1)高抵抗ドリフト層(nは、1以上の整数)と、前記第(n+1)高抵抗ドリフト層の表面層に配置した複数個の他導電型ベース領域と、前記各ベース領域の表面層に配置した一導電型ソース領域と、前記各ベース領域の直下位置の前記第1高抵抗ドリフト層の表面層および第2高抵抗ドリフト層の底面層に配置した他導電型の第1高抵抗埋め込み層と、前記各ベース領域の直下位置の前記第2、...、第n高抵抗ドリフト層の表面層および第3、...、(n+1)高抵抗ドリフト層の底面層にそれぞれ配置した他導電型の第2、...、第n高抵抗埋め込み層と、前記ベース領域の前記第(n+1)高抵抗ドリフト層と前記ソース領域に挟まれた領域上にゲート酸化膜を介して配置したゲート電極と、前記ベース領域とソース領域上にオーム接触したソース電極と、前記半導体基板の他主面上に配置したドレイン電極とを具備した半導体装置であって、前記第1高抵抗埋め込み層と前記第1高抵抗ドリフト層とのPN接合に、前記ソース電極とドレイン電極との間の所定耐圧VBのうち前記第1高抵抗ドリフト層の分担する分担電圧V1より低い電圧を印加したとき、第1高抵抗ドリフト層中に広がる空乏層を前記ドレイン領域にリーチスルーさせるように、前記第1高抵抗ドリフト層の厚さT1を設定したことを特徴とする半導体装置。