特許

J-GLOBAL ID：200903076327731272

半導体装置

発明者： 上野 修一 ,  古田 陽雄 ,  久家 重博 ,  加藤 宏
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-035082
公開番号（公開出願番号）：特開2003-243670
出願日： 2002年02月13日
公開日（公表日）： 2003年08月29日
要約：

【要約】【課題】 理想ダイオードの特性に近い電流電圧特性を有するMISFET構成のダイオードを含む半導体装置を提供する。【解決手段】 シリコン酸化膜4a,4c間のシリコン窒化膜4bのうちドレイン領域2側にマイナス電荷(例えば電子)8aをトラップさせる。このようにマイナス電荷8aがトラップされ、チャネル内電荷9aが誘起されていると、ドレイン・ソース間にバイアス電圧を加えたときに、順方向バイアス、逆方向バイアスのいずれであるかに応じてMISFETのチャネル形成のしきい値が異なる。すなわち、逆方向バイアス時にはチャネルの形成が不十分となり、ソース・ドレイン間電流が流れにくくなる一方で、順方向バイアス時にはチャネルが充分に形成されてソース・ドレイン間電流が流れやすくなる。これにより、理想ダイオードの特性に近い電流電圧特性が得られる。

請求項（抜粋）：

半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の主表面内に、前記ゲート絶縁膜を挟むように形成されたドレイン領域およびソース領域とを含むMISFET(Metal Insulator Semiconductor Field Effect Transistor)を備え、電圧非印加時に前記ゲート絶縁膜下の前記半導体基板内のチャネル形成領域においてチャネル内電荷が存在し、前記チャネル形成領域のうち前記ドレイン領域側と前記ソース領域側とでは、前記チャネル内電荷の導電形および電荷量の少なくとも一方が異なり、前記ゲート電極と前記ドレイン領域とは短絡された半導体装置。

IPC (2件)：

H01L 29/861 ,  H01L 29/78

FI (3件)：

H01L 29/91 L ,  H01L 29/78 301 G ,  H01L 29/78 301 S

Fターム (27件)：

5F140AA00 ,  5F140AC39 ,  5F140BA01 ,  5F140BB13 ,  5F140BC06 ,  5F140BD02 ,  5F140BD05 ,  5F140BD06 ,  5F140BD07 ,  5F140BD10 ,  5F140BD15 ,  5F140BE13 ,  5F140BF11 ,  5F140BF18 ,  5F140BF42 ,  5F140BF60 ,  5F140BG08 ,  5F140BG41 ,  5F140BG60 ,  5F140BH15 ,  5F140BH35 ,  5F140BH47 ,  5F140BJ08 ,  5F140BJ27 ,  5F140BK02 ,  5F140BK13 ,  5F140CA03