特許

J-GLOBAL ID：200903076430941978

半導体装置の製造方法

発明者： 伊藤 昭男 ,  堀江 博 ,  今井 雅彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平8-262830
公開番号（公開出願番号）：特開平10-107138
出願日： 1996年10月03日
公開日（公表日）： 1998年04月24日
要約：

【要約】【課題】 幅が広い溝に囲まれて孤立した素子領域を有する半導体基板の表面を平坦化できる半導体装置の製造方法を提供する。【解決手段】 半導体基板1上に研磨ストッパ層として窒化シリコン膜2及びシリコン酸化膜3を形成し、フォトレジスト法を使用して基板1に素子分離用の溝5a,5b,5cを形成する。その後、CVD法により、溝5a,5b,5cの深さの2倍以上の厚さでシリコン酸化膜6を形成し、このシリコン酸化膜6の上に多結晶シリコン膜7を形成する。次に、化学的機械研磨により広い溝5a,5cの上以外の多結晶シリコン膜7を除去した後、残存した多結晶シリコン膜7をマスクとしてシリコン酸化膜6をエッチングし、シリコン酸化膜3が露出する前にエッチングを終了する。次いで、化学的機械研磨によりストッパ膜が露出するまで研磨する。

請求項（抜粋）：

半導体基板上に研磨ストッパ層を形成する工程と、前記研磨ストッパ層をパターニングする工程と、前記研磨ストッパ層をマスクとして前記半導体基板をエッチングすることにより溝を形成する工程と、前記半導体基板上の全面に、前記溝の深さの2倍以上の厚さで絶縁材料を堆積させて絶縁膜を形成する工程と、前記絶縁膜上にカバー膜を形成する工程と、前記カバー膜を研磨して前記溝の上方の少なくとも一部の領域にのみ前記カバー膜を残存させる工程と、残存した前記カバー膜をマスクとして前記絶縁膜をエッチングし、前記研磨ストッパ層が露出する前にエッチングを終了する工程と、前記残存したカバー膜及び前記絶縁膜を研磨して前記研磨ストッパ層を露出させる工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/76 ,  H01L 21/304 321

FI (2件)：

H01L 21/76 N ,  H01L 21/304 321 S