特許

J-GLOBAL ID：200903076444503990

遊技機制御用マイクロコンピュータチップ

発明者： 今井 信正
出願人/特許権者： 株式会社エルイーテック
代理人 (1件)： 稲木 次之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-113707
公開番号（公開出願番号）：特開平7-299203
出願日： 1994年04月28日
公開日（公表日）： 1995年11月14日
要約：

【要約】 (修正有)【目的】 遊技機用マイクロプロセッサーについて、検査後の確率改変を禁止する。【構成】 内蔵ROM、ユーザープログラム用のデータが書き込まれ外部からのデータ書き換えを禁止する内蔵RAM、内蔵ROMを走査して書かれてあるプログラムの当否を検出する識別手段、内蔵ROMに書かれたアプリケーションプログラム及びユーザーデータに基づき遊技プログラムを実行するための中央処理装置並びにアプリケーションプログラムからの信号に基づき中央処理装置に対して乱数を送信する乱数発生回路とから成る。乱数発生回路はプリセッタブルダウンカウンタ42、カウント数を書き込むロードレジスタ並びに入賞センサー2からの信号を受けた時点のダウンカウンタの数値をラッチして格納する第1レジスタ43及び第2レジスタ44とで構成し、ラッチされた乱数データを中央処理装置に送信する。

請求項（抜粋）：

内蔵ROMと、ユーザープログラム用のデータが書き込まれた外部からのデータ書き換えを禁止させた内蔵RAMと、内蔵ROMに書かれたプログラムが認定を受けたものか否かについて内蔵ROMを走査して内蔵ROMに書かれたプログラムが不正か否かを検出する識別手段と、内蔵ROMに書かれたアプリケーションプログラム及びユーザーデータに基づき遊技プログラムを実行するための中央処理装置と、アプリケーションプログラムからの信号に基づき前記中央処理装置に対して乱数を送信する乱数発生回路とからなり、前記乱数発生回路がプリセッタブルダウンカウンタと該カウンタに対してカウント数を書き込むロードレジスタと入賞センサーからの信号を受けた時点のダウンカウンタの数値をラッチして格納する第1レジスタ及び第2レジスタとで構成され、ラッチされた乱数データを中央処理装置に送信するように構成されていることを特徴とする遊技機制御用マイクロコンピュータチップ。

IPC (4件)：

A63F 7/02 317 ,  A63F 9/22 ,  G06F 15/78 510 ,  G06F 9/06 550

引用特許：

審査官引用 (2件)

• 遊技機用マイクロプロセッサー
  公報種別：公開公報   出願番号：特願平4-129481   出願人：株式会社レジャーエレクトロニクステクノロジー
• 遊技機
  公報種別：公開公報   出願番号：特願平4-242546   出願人：株式会社ソフィア