特許
J-GLOBAL ID：200903076467361998
時分割多重装置とタイミング処理回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-142046
公開番号（公開出願番号）：特開平8-335919
出願日： 1995年06月08日
公開日（公表日）： 1996年12月17日
要約：
【要約】【目的】 よりコンパクトなメモリサイズで安定動作させる。【構成】 互いに周波数レートの等しい2つの低速信号からクロック、データを抽出する受信回路11a ,11b と、抽出データをそれぞれの抽出クロックに基づいて書き込み、同一の読出しクロックにより同時に読出し出力するメモリ12a ,12b と、各メモリ読出しデータを読出しクロックの2倍の周波数の切替制御クロックに基づいて時分割多重する多重回路13と、基準信号から読出しクロック及び切替制御クロックを生成するクロック生成回路15と、抽出クロックのいずれか一方を入力して任意に遅延する可変遅延回路22と、この遅延クロックと他のクロックとの位相誤差を検出する位相比較器23と、位相誤差が小さくなるように可変遅延回路22の遅延量を制御するループフィルタ24と、遅延クロックと他のクロックを論理合成して基準信号を生成する論理合成部21とを具備して構成される。
請求項（抜粋）：
互いに周波数レートの等しい2つの低速信号を入力してそれぞれクロックを再生し、その再生クロックを元に入力信号からデータを抽出する第1及び第2の受信回路と、これらの受信回路から出力されるデータをそれぞれの再生クロックに基づいて書き込み、同一の読出しクロックに応じて同時に読出し出力する第1及び第2のメモリと、これらのメモリから出力されるデータを入力して前記読出しクロックの2倍の周波数の切替制御クロックで順次切替出力することで両データを時分割多重する多重回路と、基準信号に基づいて前記読出しクロック及び切替制御クロックを生成するクロック生成手段とを備える時分割多重装置において、前記第1及び第2の受信回路で再生されたクロックのいずれか一方を適当に遅延して他のクロックと一定の遅延関係に処理するタイミング制御手段と、このタイミング制御手段で処理された2つのクロックを論理合成して前記基準信号を生成する論理合成手段とを具備することを特徴とする時分割多重装置。
IPC (2件)：
FI (2件)：
H04J 3/04 Z
, H04J 3/06 D
