特許
J-GLOBAL ID：200903076500250307

デジタル動作を高めアナログサンプリング誤差を減少させるために共通基板上のデジタル及びアナログ回路をクロックする装置と方法

発明者：
ナップ,デイビッド・ジェイ

ナップ,デイビッド・ジェイ について


出願人/特許権者：
オアシス・デザイン・インコーポレーテッド

オアシス・デザイン・インコーポレーテッド について


代理人 (1件)： 山川 政樹
公報種別：公表公報
出願番号（国際出願番号）：特願2000-532917
公開番号（公開出願番号）：特表2002-504733
出願日： 1999年02月12日
公開日（公表日）： 2002年02月12日
要約：
【要約】共通の基板上のデジタルとアナログ回路をクロックする装置および方法を提供する。本装置と方法は、アナログ入力信号がサンプリングされている間の選ばれた時間に、デジタル派生ノイズを減少させるのに役立つ。それによりアナログサンプリング誤差が減少し、同時にデジタルクロック信号を最大周波数に維持する。各サンプリングインターバルの後半部近くでデジタル派生ノイズは実質的に除去され、そのインターバルの最終点に存在する正確なサンプル値を保証する。各サンプリングインターバルの前半では処理スピードを上げるようにデジタルクロックパルスは高い周波数に保たれる。各サンプルインターバルの後半部のみがサンプリング誤差を減少させるのに重要であることが確認される。さらに、デジタルクロックパルスは2の累乗でない因数を発生し、音声ノイズは対象のアナログ回路周波数帯域に結合されないことを保証する。
請求項（抜粋）：
アナログ回路及びデジタル回路と、 クロック信号の周波数を変更するように構成された周波数乗算器及び分周器回路と、 前記周波数変更されたクロック信号を受け、前記アナログ回路及び前記デジタル回路にそれぞれ動作可能に結合されたアナログクロック信号及びデジタルクロック信号を生成するように結合されたクロック抑制回路とを含み、 前記クロック抑制回路がさらに、前記アナログクロック信号が1組のロジック状態のあいだを遷移するときに、前記デジタルクロック信号の少なくとも1つのパルスを消去するように結合されている集積回路。
IPC (3件)：
G06F 3/05 ,  G06F 1/04 ,  G10L 19/00
FI (3件)：
G06F 3/05 K ,  G06F 1/04 A ,  G10L 9/00 N
引用特許：
出願人引用 (2件)
  • 特開平4-044180
  • A/D変換器
    公報種別：公開公報   出願番号：特願平8-074090   出願人：山形日本電気株式会社
審査官引用 (2件)
  • 特開平4-044180
  • A/D変換器
    公報種別：公開公報   出願番号：特願平8-074090   出願人：山形日本電気株式会社

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