特許

J-GLOBAL ID：200903076518892314

半導体装置の配線形成方法

発明者： 三津家 祥子
出願人/特許権者： 九州日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-166219
公開番号（公開出願番号）：特開2001-345325
出願日： 2000年06月02日
公開日（公表日）： 2001年12月14日
要約：

【要約】【課題】化学機械研磨法(CMP研磨法)による銅系溝配線形成における広幅配線のディッシングや配線の密集する領域のエロージョン発生を抑制した配線形成方法を提供する。【解決手段】半導体基板1上の絶縁膜2に形成された第1の配線溝3と該配線溝よりも幅広の第2の配線溝5を含む全面にバリアメタル膜6a、めっきシード膜を順次形成した後、第1の銅めっき膜7aを電気めっきして、熱処理する。次いで、第1の銅めっき膜7a上に第2の銅めっき膜7bを電気めっきした後、CMP研磨法で絶縁膜2の表面が露出するまで研磨して第1の配線溝3および第2の配線溝5に溝配線を形成する。第1の銅めっき膜7aが熱処理により再結晶化して硬度が減少し、第2の銅めっき膜7bよりも研磨速度が大きくなり、CMP研磨における広幅配線のディッシングが抑制できる。

請求項（抜粋）：

半導体基板上の絶縁膜に第1の配線溝と該第1の配線溝よりも幅広の第2の配線溝を形成する工程と、前記第1の配線溝および前記第2の配線溝を含む前記絶縁膜表面に第1のバリア膜を被覆する工程と、前記第1のバリア膜表面にめっきシード膜を形成した後、該めっきシード膜表面に第1の銅めっき膜を電気めっきする工程と、前記第1の銅めっき膜を熱処理して再結晶化する工程と、前記第1の銅めっき膜上に第2の銅めっき膜を前記第1および第2の配線溝の表面よりも高くなる厚さに電気めっきする工程と、化学機械研磨法で前記絶縁膜の表面が露出するまで前記第1および第2の銅めっき膜の形成された前記半導体基板を研磨平滑化して前記第1および第2の配線溝に溝配線を形成する工程とを含むことを特徴とする半導体装置の配線形成方法。

IPC (3件)：

H01L 21/3205 ,  H01L 21/304 622 ,  H01L 21/304

FI (4件)：

H01L 21/304 622 N ,  H01L 21/304 622 X ,  H01L 21/88 K ,  H01L 21/88 R

Fターム (28件)：

5F033HH11 ,  5F033HH13 ,  5F033HH14 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033MM01 ,  5F033MM08 ,  5F033MM12 ,  5F033MM13 ,  5F033MM29 ,  5F033PP15 ,  5F033PP27 ,  5F033PP33 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ19 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ82 ,  5F033QQ83 ,  5F033QQ85 ,  5F033RR04 ,  5F033RR06 ,  5F033WW03 ,  5F033XX00 ,  5F033XX05