絶縁ゲート型半導体装置

発明者： , ,
出願人/特許権者：
代理人 (7件)：鈴江武彦 , 村松貞男 , 坪井淳 , 橋本良郎 , 河野哲 , 中村誠 , 河井将次
公報種別：公開公報
出願番号（国際出願番号）：特願2002-298838
公開番号（公開出願番号）：特開2004-006598
出願日： 2002年10月11日
公開日（公表日）： 2004年01月08日
要約：

【課題】本発明は、パワーMOSFETにおいて、高速で、しかも、スイッチングノイズを抑制できるようにすることを最も主要な特徴とする。【解決手段】たとえば、n-ドリフト層11の表面部に選択的に形成された複数のpベース層12と、各pベース層12の表面部にそれぞれ形成されたn+ソース層13と、上記n-ドリフト層11の裏面側に形成されたn+ドレイン層15と、このn+ドレイン層15に接続されたドレイン電極21と、上記pベース層12および上記n+ソース層13に接続された複数のソース電極22と、ソース電極22間にゲート絶縁膜23を介して形成されたゲート電極24と、このゲート電極24下の上記n-ドリフト層11の表面部に、上記pベース層12の一方に接続されるとともに、上記pベース層12よりも低い不純物濃度を有して選択的に設けられたp層14とを備えて構成されている。【選択図】図1

請求項（抜粋）：

第1導電型の第1の半導体層と、前記第1導電型の第1の半導体層の表面部に選択的に形成された複数の第2導電型の第2の半導体層と、前記複数の第2導電型の第2の半導体層の表面部にそれぞれ形成された、少なくとも1つの第1導電型の第3の半導体層と、前記複数の第2導電型の第2の半導体層および前記少なくとも1つの第1導電型の第3の半導体層にそれぞれ接続された複数の第1の主電極と、前記第1導電型の第1の半導体層の裏面側に形成された第4の半導体層と、前記第4の半導体層に接続された第2の主電極と、前記複数の第2導電型の第2の半導体層、前記少なくとも1つの第1導電型の第3の半導体層、および、前記第1導電型の第1の半導体層の各表面上に、ゲート絶縁膜を介して形成された制御電極と、前記第1導電型の第1の半導体層に設けられ、前記複数の第2導電型の第2の半導体層の少なくとも一方に接続された、前記複数の第2導電型の第2の半導体層よりも低い不純物濃度を有する少なくとも1つの第2導電型の第5の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。

IPC (1件)：

H01L29/78

FI (7件)：

H01L29/78 652C , H01L29/78 652E , H01L29/78 652F , H01L29/78 652J , H01L29/78 652K , H01L29/78 652S , H01L29/78 653A

引用特許：

審査官引用 (11件)

特開昭55-050661
特開平1-293669
半導体装置
公報種別：公開公報出願番号：特願平8-014048 出願人：日本電気株式会社

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