特許

J-GLOBAL ID：200903076537218365

半導体製品の試験回路

発明者： 寺尾 安洋 ,  中島 勝也
出願人/特許権者： ソニー株式会社
代理人 (1件)： 舘野 千惠子
公報種別：公開公報
出願番号（国際出願番号）：特願2001-251260
公開番号（公開出願番号）：特開2003-066102
出願日： 2001年08月22日
公開日（公表日）： 2003年03月05日
要約：

【要約】【課題】 コンパクトな制御回路により、半導体製品の試験の短時間での実行が可能な半導体製品の試験回路の提供。【解決手段】 テスト用制御回路3をBS回路のTAPコントローラの兼用でコンパクトに構成し、モード選択信号Fmsに基づきテスト用制御回路3で作成した制御信号Fcにより、テストコード信号格納回路7のレジスタ7a〜7dにテストコード信号Ftcが格納され、デコーダ5から復号動作に対応して出力されるテスト駆動信号によるテスト回路11a〜11nの選択駆動で、半導体製品に所定の内部テストが行なわれ、テスト回路数の増加で内部テスト規模が拡大しても、テスト用制御回路3の規模拡大は不要で、制御信号Fcの制御でテストコード信号Ftcを対応するレジスタ7a〜7dに格納し、対応する内部テストの実行が可能で、テストコード信号Ftcのレジスタ7a〜7dへの格納時間の短縮により試験時間の短縮が可能になる。

請求項（抜粋）：

国際標準テスト回路を搭載し、入力されるテストコード信号に対応して、半導体製品の内部テストをそれぞれ実行する半導体製品の試験回路であり、入力されるクロック信号及び前記国際標準テスト回路の第1の入力端子から入力されるモード選択信号に基づいて、前記テストコード信号の格納制御を行なう格納制御信号が作成されるテスト用制御回路と、該テスト用制御回路から入力される前記格納制御信号によって、前記国際標準テスト回路の第2の入力端子から入力される前記テストコード信号に対する格納制御が行なわれるテストコード信号格納回路と、該テストコード信号格納回路の格納信号に対応して出力されるテスト駆動信号によって、前記半導体製品に前記テストコード信号に対応する内部テストを行なうテスト回路とを有することを特徴とする半導体製品の試験回路。

FI (2件)：

G01R 31/28 V ,  G01R 31/28 G

Fターム (7件)：

2G132AA01 ,  2G132AB00 ,  2G132AC15 ,  2G132AE22 ,  2G132AG08 ,  2G132AK24 ,  2G132AL09