特許

J-GLOBAL ID：200903076545788537

多電源ゲートアレイ

発明者： 大嶋 正幸
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-303152
公開番号（公開出願番号）：特開平9-148443
出願日： 1995年11月21日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】1チップ内に多電源で動作する論理回路を構成した場合でも内部セル領域の使用効率の良い多電源ゲートアレイを提供する。【解決手段】ゲートアレイの内部セル領域において、論理回路を構成する基本セル列と、複数の異なる電源系とからなり、前記セル列に前記電源系の中で最高電位の電源系が供給されている。前記基本セル列を構成する基本セルにおいて、前記複数の異なる電源系が同一基本セル上に配線されている。【効果】内部セル領域のNWEL電位が全て最高電源電位になっているため、内部セル領域において各電源系の論理回路を構成する回路規模に応じて自由に混載することができる。また、これにより内部セル領域の使用効率を上げることができ、チップサイズを小さくすることができる。

請求項（抜粋）：

ゲートアレイの内部セル領域において、論理回路を構成する基本セル列と、複数の異なる電源系とからなり、前記セル列に供給される電源が前記電源系の中で最高電位の電源系である事を特徴とする多電源ゲートアレイ。

IPC (4件)：

H01L 21/82 ,  H01L 27/118 ,  H01L 27/04 ,  H01L 21/822

FI (4件)：

H01L 21/82 L ,  H01L 21/82 M ,  H01L 27/04 A ,  H01L 27/04 D

引用特許：

審査官引用 (2件)

• 特開平1-273332
  
• マスタスライス方式の半導体装置
  公報種別：公開公報   出願番号：特願平4-167853   出願人：セイコーエプソン株式会社