特許
J-GLOBAL ID：200903076587579253
論理集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願平3-349023
公開番号（公開出願番号）：特開平5-159080
出願日： 1991年12月05日
公開日（公表日）： 1993年06月25日
要約：
【要約】【目的】 比較的簡単にクロックスキューを最小にするクロック分配系を設計可能な手法を提供する。【構成】 半導体チップを互いに面積がほぼ等しい複数のブロックに分割し、かつ各ブロックごとにクロック入力端子とバッファ回路および位相調整回路を含むクロック分配系をそれぞれ独立に構成するとともに、各ブロックごとにクロック分配系をツリー状に構成しかつ各ノード間の配線が等長かつ等容量となるように設計するようにした。【効果】 半導体チップが複数のブロックに分割されているため、クロック入力端子から末端のフリップフロップ等までの配線長が短くなって等長かつ等容量の配線設計が容易になるとともに、入力端子から末端回路までのクロック遅延時間が短くなってクロックスキューの絶対値を小さくすることができる。
請求項（抜粋）：
半導体チップ内が互いに面積がほぼ等しい複数のブロックに分割され、かつ各ブロックごとにクロック入力端子とこの端子に接続されたバッファ回路を含むクロック分配系がそれぞれ独立に設けられているとともに、各ブロックごとにクロック分配系がクロック供給先の末端回路に向かってしだいに枝分かれするように構成されかつ各段のバッファ回路の負荷が同一となるように形成されていることを特徴とする論理集積回路。
IPC (2件)：
G06F 15/78 510
, G06F 1/10
