特許

J-GLOBAL ID：200903076604225029

入力保護回路付き半導体装置およびその製造方法

発明者： 伊藤 浩
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平10-282039
公開番号（公開出願番号）：特開2000-100971
出願日： 1998年09月18日
公開日（公表日）： 2000年04月07日
要約：

【要約】【課題】リソグラフィー工程におけるマスクによる不純物の注入を阻止す工程を減少させ、製造工程数の削減を図る。【解決手段】P型基板6上にCMOS型の半導体装置のpMOSFET5aおよびnMOSFET5bのソース・ドレイン領域と保護回路領域A,Bとを形成し、nMOSFET5bのソース・ドレイン領域および保護回路領域Aに、LDD n- 層12,12aを同時に形成するとともに、pMOSFET5aのソース・ドレイン領域および保護回路領域Bに、LDD p-層11,11aを同時に形成し、pMOSFET5aおよびnMOSFET5bのソース・ドレイン領域と、保護回路領域A,Bの露出領域を高融点金属によりシリサイド化してシリサイド膜14を形成する。

請求項（抜粋）：

CMOS型の電界効果トランジスタの両ソース間に接続された静電破壊を阻止する入力保護回路を有し、前記電界効果トランジスタのゲート絶縁膜の絶縁破壊耐圧が前記入力保護回路の逆バイアス耐圧より高くされた入力保護回路付き半導体装置であって、前記入力保護回路が第1および第2のショットキーダイオードによって構成されていることを特徴とする入力保護回路付き半導体装置。

IPC (5件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/04 ,  H01L 21/822 ,  H03K 19/003

FI (3件)：

H01L 27/08 321 H ,  H03K 19/003 E ,  H01L 27/04 H

Fターム (25件)：

5F038BH04 ,  5F038BH13 ,  5F038CD05 ,  5F038CD19 ,  5F038EZ13 ,  5F038EZ15 ,  5F038EZ18 ,  5F038EZ20 ,  5F048AA02 ,  5F048AA09 ,  5F048AB06 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048CC06 ,  5F048CC15 ,  5F048CC19 ,  5J032AA04 ,  5J032AB02 ,  5J032AC18

引用特許：

審査官引用 (3件)

• 特開昭64-011359
  
• 特開昭63-079367
  
• 特開昭64-011359