特許

J-GLOBAL ID：200903076638871752

テストモード制御信号生成回路

発明者： 菅澤 保夫
出願人/特許権者： 九州日本電気株式会社
代理人 (1件)： 藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平3-212796
公開番号（公開出願番号）：特開平5-034409
出願日： 1991年07月29日
公開日（公表日）： 1993年02月09日
要約：

【要約】【目的】 1個のテスト端子を使用して複数のテストモード制御信号を生成することができるテストモード制御信号生成回路を提供する。【構成】 4ビットのバイナリカウンタ2はテスト端子1から入力するシリアルデータの入力信号INをカウントし、その出力端Q0 乃至Q3にカウント値としてテストモード制御信号T1 乃至T4 を出力する。テストモード制御信号T1 乃至T4 はバイナリカウンタ2に保持され、半導体集積回路装置の内部回路に供給される。【効果】 多種類のテストモードを有する半導体集積回路装置において、そのテスト端子を増やす必要はない。

請求項（抜粋）：

設定すべきテストモードの情報を含むシリアル信号を入力し、このシリアル信号の情報に基づいて複数のテストモード制御信号を並列に出力する信号生成部を有することを特徴とするテストモード制御信号生成回路。