特許

J-GLOBAL ID：200903076639156186

半導体装置およびその製造方法

発明者： 増田 弘生 ,  佐藤 久子 ,  常野 克己 ,  英 善明 ,  石橋 亨介
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平10-349457
公開番号（公開出願番号）：特開2000-174138
出願日： 1998年12月09日
公開日（公表日）： 2000年06月23日
要約：

【要約】【課題】 高濃度にN型不純物を含んだ多結晶シリコンをゲート電極に用いたCMOS構造を有する半導体装置において、ゲート耐圧特性の低下を伴わずPMOSの電流駆動能力を向上し、LSIを高速化する。【解決手段】 半導体基板上に、それぞれがN型不純物を含んだ多結晶シリコンをゲート電極とするPMOSおよびNMOSから成るCMOS構造を有する半導体装置において、前記PMOSのゲート酸化膜の膜厚Toxpが、前記NMOSのゲート酸化膜の膜厚Toxnよりも薄く、かつ電源電圧Vddに対して、1-(0.8/Vdd)≦Toxp/Toxn<1となるように設定された半導体装置である。

請求項（抜粋）：

半導体基板上に、それぞれがN型不純物を含んだ多結晶シリコンをゲート電極とするPチャネルMOSおよびNチャネルMOSから成るCMOS構造を有する半導体装置において、前記PチャネルMOSのゲート酸化膜厚Toxpが、前記NチャネルMOSのゲート酸化膜厚Toxnに比べ薄く形成されており、かつ電源電圧Vddに対して、1-(0.8/Vdd)≦(Toxp/Toxn)<1となるように前記PチャネルMOSおよびNチャネルMOSのゲート酸化膜厚が設定されていることを特徴とする半導体装置。

IPC (4件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/08 321 D ,  H01L 27/10 671 Z ,  H01L 27/10 681 F

Fターム (30件)：

5F048AA05 ,  5F048AA07 ,  5F048AA08 ,  5F048AB01 ,  5F048AB04 ,  5F048AB06 ,  5F048AB10 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB10 ,  5F048BB16 ,  5F048BB18 ,  5F048BC06 ,  5F048BE03 ,  5F048BF02 ,  5F048BG12 ,  5F048DA25 ,  5F083AD10 ,  5F083GA01 ,  5F083GA06 ,  5F083GA24 ,  5F083GA28 ,  5F083JA32 ,  5F083JA36 ,  5F083PR03 ,  5F083PR12 ,  5F083PR36 ,  5F083PR40