特許

J-GLOBAL ID：200903076655127480

半導体装置の製造方法

発明者： 石井 弘二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 丸山 隆夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-047872
公開番号（公開出願番号）：特開2000-252427
出願日： 1999年02月25日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】 アナログ素子を精度良く形成する。【解決手段】 本発明は、半導体基板の主面の上に第1の絶縁膜と、多結晶シリコンまたはアモルファスシリコンからなる第1の導電膜と、第2の絶縁膜と、第2の導電膜とを順次に堆積する工程と、第2の導電膜および第2の絶縁膜をフォトリソグラフィ方法を用いてパターニングすることによって第2の導電体を形成する工程と、第1の導電膜から形成される第1の導電体のコンタクト形成領域に前記第2の導電体の一部にオーバーラップするようにフォトレジスト膜を形成する工程と、フォトレジスト膜および前記第2の導電体をマスクに第1の導電膜をパターンニングし第1の導電体を形成する工程と、高融点金属膜を全面に堆積した後に熱処理を施すことにより前記第1の導電体のコンタクト形成領域に金属シリサイド膜を形成する工程とを有する。

請求項（抜粋）：

半導体基板の主面の上に第1の絶縁膜を堆積する工程と、前記第1の絶縁膜の上に多結晶シリコンまたはアモルファスシリコンからなる第1の導電膜を堆積する工程と、前記第1の導電膜上に第2の絶縁膜を堆積する工程と、前記第2の絶縁膜上に第2の導電膜を堆積する工程と、前記第2の導電膜および前記第2の絶縁膜をフォトリソグラフィ方法を用いてパターニングすることによって第2の導電体を形成する工程と、第1の導電膜から形成される第1の導電体のコンタクト形成領域に前記第2の導電体の一部にオーバーラップするようにフォトレジスト膜を形成する工程と、前記フォトレジスト膜および前記第2の導電体をマスクに第1の導電膜をパターニングし第1の導電体を形成する工程と、高融点金属膜を全面に堆積した後に熱処理を施すことにより前記第1の導電体のコンタクト形成領域に金属シリサイド膜を形成する工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/04 C ,  H01L 27/04 P

Fターム (9件)：

5F038AC05 ,  5F038AC15 ,  5F038AC17 ,  5F038AR08 ,  5F038AR09 ,  5F038AR16 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20