特許
J-GLOBAL ID：200903076711081765
全ウエハストレステスト用欠陥検知
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-200145
公開番号（公開出願番号）：特開平9-134599
出願日： 1996年07月30日
公開日（公表日）： 1997年05月20日
要約：
【要約】【課題】 シリコンウエハ上のダイ上に集積化した複数個のメモリ回路の並列ストレステストを行う回路及び方法を提供する。【解決手段】 各ダイ(171)上に、第一及び第二テストモード制御入力(TM0,TM1)を有するテストモード制御回路、及び第一及び第二テストイネーブル入力を有するテストイネーブル回路(187)を使用して、テスト動作モードをイネーブルさせ且つアドレスバッファ、データバッファ及びチップイネーブル又は書込みバッファなどのその他の信号バッファ(185)の出力を強制的に所定の論理値とさせ、従って全ての行及び列デコーダは選択状態とされ且つ所定のデータがメモリセル内に書込まれる。同時に、バッファの全ての経路も動作される。次いで、シリコンウエハを加熱させ且つ所定の時間の間高温に維持し、次いで冷却させる。この様にして、同一ウエハ上の複数個の集積回路に対してイオン汚染、トラップ箇所及び弱い酸化物に対するストレステストを短時間で行うことが可能である。
請求項（抜粋）：
通常動作モードと少なくとも一つの特別テスト動作モードとを持った集積回路ダイにおいて、機能回路、テストイネーブル論理回路、前記ダイの端部へ延在しており第一テストモード制御信号を受取るために前記機能回路及び前記テストイネーブル論理回路へ結合されている第一テストモード制御入力線、第一及び第二テストイネーブル信号を受取るために前記ダイの端部へ延在しており前記テストイネーブル論理回路へ結合されている第一及び第二テストイネーブル入力線、前記ダイの端部へ延在しており電源電圧を供給するために前記機能回路へ結合されている電源入力線、テスト電源電圧を受取るために前記ダイの端部へ延在しているテスト電源入力線、一端部が前記テスト電源入力線へ接続しており且つ他端部が前記機能回路へ結合している導通経路を有すると共に前記テストイネーブル論理回路の出力端へ結合している制御端子を有しており、前記第一テストモード制御入力線が第一テストモード制御信号を受取り且つ前記第一及び第二テストイネーブル入力線が第一及び第二テストイネーブル信号を受取ることに応答して前記機能回路へテスト電源電圧を印加するスイッチングトランジスタ、を有することを特徴とする集積回路ダイ。
IPC (6件)：
G11C 29/00 303
, G01R 31/28
, G11C 11/413
, H01L 21/66
, H01L 27/04
, H01L 21/822
G11C 29/00 303 B
, H01L 21/66 F
, H01L 21/66 W
, G01R 31/28 V
, G01R 31/28 B
, G11C 11/34 341 D
, H01L 27/04 T
