特許
J-GLOBAL ID：200903076727228707

半導体記憶装置

発明者：
高島 大三郎

高島 大三郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-137098
公開番号（公開出願番号）：特開2001-319472
出願日： 2000年05月10日
公開日（公表日）： 2001年11月16日
要約：
【要約】【課題】 残留分極情報を十分に読み出すことを可能とした強誘電体メモリを提供する。【解決手段】 強誘電体キャパシタとトランジスタとからなるメモリセルMCが配列され、メモリセルMCを選択するワード線WL、強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線PL及び、強誘電体キャパシタの他端が選択的に接続されるビット線BL,/BLが配設されたメモリセルアレイ1と、強誘電体キャパシタからビット線BL,/Blに読み出される信号を検知増幅するセンスアンプ回路2とを備えた強誘電体メモリにおいて、データ読み出し時センスアンプ回路2の動作前に、信号が読み出されるビット線の電圧を、カップリング用キャパシタCによって引き下げる制御を行うビット線電圧制御回路3を設けた。
請求項（抜粋）：
強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、データ読み出し時前記センスアンプ回路の動作前に、信号が読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路とを備えたことを特徴とする半導体記憶装置。
IPC (5件)：
G11C 11/22 ,  G11C 14/00 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (6件)：
G11C 11/22 ,  H01L 27/10 451 ,  G11C 11/34 352 A ,  H01L 27/10 651 ,  H01L 27/10 681 B ,  H01L 27/10 681 F
Fターム (12件)：
5B024AA15 ,  5B024BA02 ,  5B024BA27 ,  5B024BA29 ,  5B024CA10 ,  5F083FR02 ,  5F083FR03 ,  5F083GA05 ,  5F083GA11 ,  5F083LA03 ,  5F083LA10 ,  5F083LA12
引用特許：
審査官引用 (5件)
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