特許

J-GLOBAL ID：200903076747563766

半導体装置およびその製造方法

発明者： 山下 嘉久 ,  平野 浩一 ,  中谷 誠一 ,  天見 和由 ,  朝日 俊行
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 池内 寛幸 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-367554
公開番号（公開出願番号）：特開2002-170921
出願日： 2000年12月01日
公開日（公表日）： 2002年06月14日
要約：

【要約】【課題】 複数の半導体チップを積層して実装でき、且つ、従来に比べ小型化および薄型化を図り得る半導体装置およびその製造方法を提供することにある。【解決手段】 配線パターン103と、配線パターン103に実装される第1の半導体チップ101と、第1の半導体チップ101の背面側に、第1の半導体チップ101に電極面を向けて設置される第2の半導体チップ102と、第1の半導体チップ101の周縁より外側に位置する配線パターン103上の部分から第2の半導体チップ102に向けて突出し、第2の半導体チップ102に接続される取り出し電極104と、第1の半導体チップ101および取り出し電極104の一部又は全部を埋設する絶縁層105とで半導体装置を構成する。

請求項（抜粋）：

配線パターンと、配線パターンに実装される第1の半導体チップと、第1の半導体チップの背面側に、第1の半導体チップに電極面を向けて設置される第2の半導体チップと、第1の半導体チップの周縁より外側に位置する配線パターン上の部分から第2の半導体チップに向けて突出し、第2の半導体チップに接続される取り出し電極と、第1の半導体チップおよび取り出し電極の一部又は全部を埋設する絶縁層とを少なくとも有することを特徴とする半導体装置。

IPC (6件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 21/56 ,  H01L 23/12 ,  H01L 23/28

FI (4件)：

H01L 21/56 E ,  H01L 23/28 C ,  H01L 25/08 Z ,  H01L 23/12 L

Fターム (17件)：

4M109AA01 ,  4M109BA01 ,  4M109BA03 ,  4M109BA05 ,  4M109EA02 ,  4M109EA20 ,  4M109EB03 ,  4M109EB12 ,  4M109EB13 ,  4M109EC03 ,  4M109EC05 ,  4M109GA10 ,  5F061AA01 ,  5F061BA01 ,  5F061BA03 ,  5F061BA05 ,  5F061FA06