ディジタル電子パッケージにおけるはんだ接合不良の検出方法および回路

発明者： , ,
出願人/特許権者：
代理人 (6件)：社本一夫 , 小野新次郎 , 小林泰 , 千葉昭男 , 富田博行 , 中西基晴
公報種別：公表公報
出願番号（国際出願番号）：特願2007-558023
公開番号（公開出願番号）：特表2008-537100
出願日： 2006年02月08日
公開日（公表日）： 2008年09月11日
要約：

【課題】ディジタル電子パッケージの通常動作の間にはんだ接合ネットワークの完全性を評価する方法および回路を提供する。【解決手段】内部で接続されている入力/出力バッファ(146a/b、148a/b)を有するFPGA(120)またはマイクロコントローラのような、ディジタル電子パッケージのはんだ接合完全性を評価する際、1つ以上のはんだ接合ネットワーク(153a)を通じて時間可変電圧を印加して、電荷蓄積素子(156)を充電する。各ネットワークは、パッケージ内にあるダイ(138)上にあるI/Oバッファ(146a)と、はんだ接合接続部(124)とを含む。通例、1つ以上のこのような接続部が、パッケージの内側、そしてパッケージと基板との間にある。素子を充電する際の時定数は、はんだ接合ネットワークの抵抗に比例するので、電荷蓄積素子間で測定した電圧は、はんだ接合ネットワークの完全性の指標となる。【選択図】図5

請求項（抜粋）：

少なくとも1つのはんだ接合接続部と少なくとも1つのI/Oバッファとをディジタル電子パッケージ内におけるダイ上に含む第1はんだ接合ネットワークの完全性を検査する方法であって、前記第1はんだ接合ネットワークに時間可変電圧を印加し通過させ(100)、電荷蓄積素子を充電する(102)ステップと、前記電荷蓄積素子の充電によって生ずる電圧を、前記第1はんだ接合ネットワークの抵抗の尺度として(112)、測定するステップ(110)と、を特徴とする、方法。

IPC (4件)：

G01R 31/28 , G01R 31/04 , H05K 3/34 , B23K 1/00

FI (4件)：

G01R31/28 V , G01R31/04 , H05K3/34 512A , B23K1/00 A

Fターム (17件)：

2G014AA01 , 2G014AA13 , 2G014AB59 , 2G014AC08 , 2G132AA01 , 2G132AA02 , 2G132AA03 , 2G132AD15 , 2G132AK07 , 2G132AL11 , 5E319AA03 , 5E319AB05 , 5E319BB04 , 5E319CC33 , 5E319CD51 , 5E319CD55 , 5E319GG15

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