特許
J-GLOBAL ID：200903076806054129
半導体素子およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平8-070102
公開番号（公開出願番号）：特開平9-260659
出願日： 1996年03月26日
公開日（公表日）： 1997年10月03日
要約：
【要約】【課題】 縦型パワーMOSFETのオン抵抗の低減および素子面積縮小化。【解決手段】 チャネル層をソース領域側の高不純物濃度層と、ドレイン領域側の低不純物濃度層とからなる2層構造とした絶縁ゲート型電界効果トランジスタを有する半導体素子であって、少なくとも前記ソース領域の端部分からゲート電極の真下に至る前記高不純物濃度層部分の不純物濃度は略一定の濃度となっている。前記低不純物濃度層および高不純物濃度層ならびに前記高不純物濃度層の表層部に設けられるソース領域はゲート電極をマスクとする不純物のイオン注入とアニールによって形成された層であり、かつ前記不純物濃度が略一定となる高不純物濃度層部分は前記ゲート電極の下に斜め方向から不純物を打ち込んだ後拡散を目的とせずイオン注入による結晶損傷を修復させる低温度のアニールによって形成されている。
請求項（抜粋）：
チャネル層をソース領域側の高不純物濃度層と、ドレイン領域側の低不純物濃度層とからなる2層構造とした絶縁ゲート型電界効果トランジスタを有する半導体素子であって、少なくとも前記ソース領域の端部分からゲート電極の真下に至る前記高不純物濃度層部分の不純物濃度は略一定の濃度となっていることを特徴とする半導体素子。
IPC (2件)：
FI (3件)：
H01L 29/78 652 B
, H01L 29/78 652 E
, H01L 29/78 658 A
