特許

J-GLOBAL ID：200903076807476760

半導体集積回路装置およびその製造方法

発明者： 深浦 康弘
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-016819
公開番号（公開出願番号）：特開2000-216235
出願日： 1999年01月26日
公開日（公表日）： 2000年08月04日
要約：

【要約】【課題】 ジャンクションリークの著しい増大を抑制できる構造を持つ半導体集積回路装置を提供すること。【解決手段】 STI3により区画されたAA4を有するP型シリコン基板1と、AA4内に形成されたN+型半導体領域5と、STI3およびAA4上に形成されるとともに、STI3とAA4との境界を露呈させる開孔13を有する層間絶縁膜12と、開孔13内に形成されたグルーレイヤー14と、グルーレイヤー14を介してN+型半導体領域5に電気的に接続されるLI配線15とを具備する。そして、AA4はSTI3上にオーバーラップされ、このオーバーラップした部分OLの下に存在する、STI3を構成するSiO2を介して、グルーレイヤー14がAA4に対向していることを特徴としている。

請求項（抜粋）：

素子分離領域により区画されたアクティブエリアを有する第1導電型の半導体基板と、前記アクティブエリア内に形成された第2導電型の半導体領域と、前記素子分離領域およびアクティブエリア上に形成されるとともに、前記素子分離領域とアクティブエリアとの境界を露呈させる開孔を有する層間絶縁膜と、前記開孔内に形成されたグルーレイヤーと、前記グルーレイヤーを介して前記半導体領域に電気的に接続される導電物とを具備し、前記アクティブエリアは前記素子分離領域上にオーバーラップされ、このオーバーラップした部分の下に存在する前記素子分離領域を構成する絶縁物を介して、前記グルーレイヤーが前記アクティブエリアに対向していることを特徴とする半導体集積回路装置。

FI (2件)：

H01L 21/76 L ,  H01L 21/76 M

Fターム (9件)：

5F032AA35 ,  5F032AA44 ,  5F032BA05 ,  5F032BB08 ,  5F032CA17 ,  5F032DA16 ,  5F032DA28 ,  5F032DA74 ,  5F032DA80