特許

J-GLOBAL ID：200903076834976481

ビットモデリングの処理方法及びそれを用いる処理回路

発明者： 谷口 征浩
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-192670
公開番号（公開出願番号）：特開2003-008906
出願日： 2001年06月26日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】 処理速度の速いビットモデリングの処理方法及びそれを用いる処理回路を得ることである。【解決手段】 sigパスにより、処理対象であるビットと周囲のビット群の有意フラグの状態及び符号ビットの状態に応じて変化するコンテキスト及びデシジョンとを同時に生成し、処理対象であるビットの値が1のときのみ符号ビットのコンテキスト及びデシジョンを採用し、有意フラグを更新し、処理対象であるビットの値が0のときは廃止し、処理対象であるビットの値が1か0に係わらず、処理済フラグを更新するビットモデリングの処理回路を、同一グループのビット○0〜○3に同時に適用し、並列に処理する。

請求項（抜粋）：

JPEG2000のビットモデリングのシグニフィカンスプロパゲーションデコーディングパス(Significance propagation decoding pass)の処理方法において、処理対象であるビット及び周囲のビット群の有意フラグの状態に応じて変化するデータのコンテキスト及びデシジョンと、前記処理対象であるビット及び周囲のビット群の符号ビットの状態に応じて変化する符号ビットのコンテキスト及びデシジョンとを同時に生成しておき、前記処理対象であるビットの値が1のときのみ前記符号ビットのコンテキスト及びデシジョンを採用し、前記有意フラグを更新し、前記処理対象であるビットの値が0のときは廃棄し、前記処理対象であるビットの値が1か0に係わらず、処理済フラグを更新するビットモデリングの処理回路を、同一グループの4個のビットに同時に適用し、並列に処理することを特徴とするビットモデリングの処理方法。

IPC (3件)：

H04N 1/41 ,  H03M 7/30 ,  H04N 7/24

FI (3件)：

H04N 1/41 B ,  H03M 7/30 Z ,  H04N 7/13 Z

Fターム (16件)：

5C059KK13 ,  5C059MA00 ,  5C059MA35 ,  5C059PP01 ,  5C059UA02 ,  5C078BA57 ,  5C078CA31 ,  5C078DA01 ,  5C078DB19 ,  5J064AA02 ,  5J064BA08 ,  5J064BA15 ,  5J064BB05 ,  5J064BC02 ,  5J064BC04 ,  5J064BD01