特許
J-GLOBAL ID：200903076913615737
データ変換方式
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 富士弥 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-228100
公開番号（公開出願番号）：特開平6-077949
出願日： 1992年08月27日
公開日（公表日）： 1994年03月18日
要約：
【要約】【目的】 データ伝送の高速化に寄与し得るデータ変換方式を提供する。【構成】 PLL回路2でシリアルデータDSnの2倍の周期の交流信号を抽出し、この交流信号に基づいてF/F11a,11b用基準クロックCLK0と第一〜第三のクロックCLK1〜CLK3とを生成する。第一〜第三のクロックCLK1〜CLK3は乗算器4a〜4cにて夫々元のシリアルデータDSnと乗算され、コンパレータ6a〜6cを経て第一〜第三のデータパルスC1〜C3となる。これらデータパルスC1〜C3の夫々とその一ビット遅延したパルスとのAND条件をとり、更に、第一および第二のAND出力のOR条件、第一及び第三のAND出力のOR条件をとって夫々F/F11a,11bに導く。各F/F11a,11bでは伝送速度の1/2の速度でパラレルデータF1,F2を出力する。
請求項（抜粋）：
伝送路から受信したシリアルデータをクロック生成手段とデータ変換手段とを用いてパラレルデータに変換する方式であって、前記クロック生成手段は、前記シリアルデータよりその2倍の周期の交流信号を抽出するPLL回路と、このPLL回路の出力をデジタルの基準クロックに変換するデジタル変換手段と、前記PLL回路の出力を全波整流して成る第一のクロック、前記PLL回路の出力と同一位相の第二のクロック、前記PLL回路の出力と逆位相の第三のクロックを夫々生成するクロック分配回路とを有し、前記データ変換手段は、前記第一ないし第三のクロックの夫々と前記シリアルデータとを乗算して各乗算値に対応する単極性の第一ないし第三のデータパルスを生成するデータパルス生成手段と、これら第一ないし第三のデータパルスの夫々とその一ビット遅延したパルスとのAND条件をとる第一ないし第三のAND回路と、第一および第二のAND回路出力のOR条件をとる第一のOR回路と、第一及び第三のAND回路出力のOR条件をとる第二のOR回路と、前記基準クロックのタイミングで夫々第一及び第二のOR回路出力をサンプリングする第一及び第二のサンプリング手段とを有することを特徴とするデータ変換方式。
IPC (3件)：
H04L 7/033
, H03M 9/00
, H04L 13/10
