特許
J-GLOBAL ID：200903076986721349
半導体試験装置のエッジ不良検出装置
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 浩三
公報種別：公開公報
出願番号（国際出願番号）：特願平11-352510
公開番号（公開出願番号）：特開2001-166015
出願日： 1999年12月13日
公開日（公表日）： 2001年06月22日
要約：
【要約】【目的】 レート信号がストローブエッジ信号に対して所定時間遅れて出力したり、所定時間早く出力したり、これらの信号が所定発数分出力されなっか場合のエッジ不良を検出できるようにする。【構成】 フリップフロップ30は、レート信号RSELE1が入力してからレート信号RSELENが入力するまでの間を周期とする信号RCYCを出力するので、この周期内に正常にストローブエッジSTRBが出力されていれば、各アンド31〜3Nから出力される信号RW1〜RWNはフリップフロップ30の出力と一致する。ところが、ストローブエッジSTRBやレート信号RATEが遅れたり、早かったり、出力しなかったりすると、信号RW1〜RWNとフリップフロップ30の出力RCYCとが不一致となり、排他的論理和回路42,43の出力がハイレベル「1」となり、エラーが検出される。また、巡回型のカウンタ81,82によってタイミングエッジとストローブエッジの発数をカウントし、両者の値を比較することによって発数のエラーを検出する。
請求項（抜粋）：
ストローブエッジ信号を入力し、その入力順に応じて第1番目から第N番目までのストローブ選択信号を出力するストローブエッジ選択手段と、前記ストローブエッジ選択手段から出力される前記第1番目から第N番目までのストローブ選択信号をそれぞれのイネーブル端子に、前記ストローブエッジ信号をクロック端子に共通に、反転出力端の出力を入力端にそれぞれ入力するように構成された第1番目から第N番目までのフリップフロップ回路手段と、レート信号を入力し、その入力順に応じて第1番目から第N番目までのレート選択信号を出力するレート選択手段と、前記第1番目から第N番目までのフリップフロップ回路手段から出力される信号と前記レート選択手段から出力される前記第1番目から第N番目までのレート選択信号との間の同番目同士に基づいた論理積信号を出力する第1番目から第N番目までの論理積回路手段と、前記第1番目から第N番目までの論理積回路手段の出力に基づいた論理和信号を出力する第1の論理和回路手段と、前記レート選択手段から出力される前記第1番目のレート選択信号をクロック端子に、反転出力端の出力を入力端に入力するように構成されたレート用フリップフロップ回路手段と、前記第1番目のフリップフロップ回路手段から出力される信号と前記レート用フリップフロップ回路手段から出力される信号とに基づいた排他的論理和信号を出力する第1の排他的論理和回路手段と、前記第1の排他的論理和回路手段から出力される前記排他的論理和信号を入力端に、前記ストローブエッジ信号をクロック端に入力するように構成されたレートエラー検出用のフリップフロップ回路手段と、前記論理和回路手段から出力される信号と前記レート用フリップフロップ回路手段から出力される信号とに基づいた排他的論理和信号を出力する第2の排他的論理和回路手段と、前記第2の排他的論理和回路手段から出力される前記排他的論理和信号を入力端に、前記レート信号をクロック端に入力するように構成されたストローブエッジエラー検出用のフリップフロップ回路手段と、を備えたことを特徴とする半導体試験装置のエッジ不良検出装置。
Fターム (11件)：
2G032AA00
, 2G032AB01
, 2G032AE06
, 2G032AE07
, 2G032AE08
, 2G032AE10
, 2G032AG04
, 2G032AG07
, 2G032AH04
, 2G032AH07
, 2G032AL00
