特許

J-GLOBAL ID：200903077052087382

半導体装置の製造方法

発明者： 原 一巳
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 増田 達哉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-089590
公開番号（公開出願番号）：特開2003-282819
出願日： 2002年03月27日
公開日（公表日）： 2003年10月03日
要約：

【要約】【課題】 接合信頼性を確保しつつ、接合に要する時間を短縮できる半導体装置の製造方法を提供すること。【解決手段】 図2に示す半導体装置の製造方法は、一方の面に集積回路が形成された基板20と、集積回路の一部と電気的に接続され、基板20を貫通し、両端部241、242が基板20から突出するよう設けられた端子24とを有する半導体チップ2を3つ以上、端子31を有するインターポーザー3上に積層し、隣接する前記端子同士(端子31と端子24、端子24同士)を一致するよう位置決めする工程(第1の工程)[S1]と、隣接する前記端子同士を一括して接合する工程(第2の工程)[S2]とを有している。工程[S2]は、積層体10に対して、リフローによる加熱、または、ボンディングツールによる加熱・加圧を行うことにより、ろう材層25(ろう材)を溶融して、隣接する端子同士を接合する。

請求項（抜粋）：

一方の面に集積回路が形成された基板と、前記集積回路の一部と電気的に接続され、前記基板を貫通し、両端部が前記基板から突出するよう設けられた端子とを有する半導体チップを3つ以上、端子を有するインターポーザー上に積層し、隣接する前記端子同士が一致するよう位置決めする第1の工程と、隣接する前記端子同士を一括して接合する第2の工程とを有することを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 25/065 ,  H01L 21/3205 ,  H01L 21/768 ,  H01L 25/07 ,  H01L 25/18

FI (3件)：

H01L 25/08 Z ,  H01L 21/90 A ,  H01L 21/88 J

Fターム (4件)：

5F033HH08 ,  5F033JJ11 ,  5F033MM30 ,  5F033RR04