特許

J-GLOBAL ID：200903077058870623

半導体記憶装置及びその製造方法

発明者： 谷川 高穂
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平10-198402
公開番号（公開出願番号）：特開2000-031414
出願日： 1998年07月14日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 絶縁ゲート型FETの電極やキャパシタの形成と共に抵抗素子を形成できるようにし、かつエッチャントから抵抗素子を確実に保護する。【解決手段】 開示される半導体記憶装置は、第1の層間絶縁膜26b上に形成されたキャパシタ102と、キャパシタ102の蓄積電極30aの材料(n型の多結晶シリコン膜)と同じ材料を用いた抵抗素子30bと、キャパシタ102及び抵抗素子30bを被覆する第2の層間絶縁膜33と、抵抗素子30bの下部の2カ所からそれぞれ下方向に引き出され、第1の層間絶縁膜26b,26a中を経由して第2の層間絶縁膜33の表面に至る2つの導電層29a-24a-34a,29b-24b-34bを通してそれぞれ抵抗素子30bと接続し、第2の層間絶縁膜33上に形成された2つの抵抗接続配線36a,36bとを備えてなる。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側の前記半導体基板に形成されたソース/ドレイン拡散領域とを有する絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタを被覆する第1の層間絶縁膜と、前記第1の層間絶縁膜上に形成され、前記ソース/ドレイン拡散領域と接続された下部電極と、該下部電極上の容量絶縁膜と、該容量絶縁膜上の上部電極とを有するキャパシタと、前記キャパシタの下部電極の材料と同じ材料を用いて前記第1の層間絶縁膜上に形成された抵抗素子と、前記キャパシタ及び前記抵抗素子を被覆する第2の層間絶縁膜と、前記抵抗素子の下部の少なくとも2カ所からそれぞれ下方向に引き出され、第1の層間絶縁膜中を経由して前記第2の層間絶縁膜の表面に至る少なくとも2つの2つの導電層を通してそれぞれ前記抵抗素子と接続し、前記第2の層間絶縁膜上に形成された少なくとも2つの抵抗接続配線とを備えたことを特徴とする半導体記憶装置。

IPC (8件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8249 ,  H01L 27/06 ,  H01L 21/8234 ,  H01L 27/088

FI (6件)：

H01L 27/10 681 F ,  H01L 27/04 R ,  H01L 27/06 321 J ,  H01L 27/08 102 H ,  H01L 27/10 621 A ,  H01L 27/10 681 B

Fターム (22件)：

5F038AC01 ,  5F038AC02 ,  5F038AR09 ,  5F038AR16 ,  5F038AV06 ,  5F038BH02 ,  5F038BH07 ,  5F038DF05 ,  5F048AB01 ,  5F048BA01 ,  5F048BG12 ,  5F048CC01 ,  5F083AD22 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083NA02 ,  5F083PR03 ,  5F083PR21 ,  5F083PR36 ,  5F083PR40