特許
J-GLOBAL ID：200903077086866500
半導体メモリのセンスアンプ出力制御回路
発明者：
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出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-342951
公開番号（公開出願番号）：特開平9-185889
出願日： 1996年12月24日
公開日（公表日）： 1997年07月15日
要約：
【要約】【課題】動作速度の向上及びノイズの低減を図る。【解決手段】センスイネーブル信号によりメモリセルからリードされたデータをセンシングして信号SOUT,SOUTBを出力するセンスアンプ60と、該センスアンプ60から出力された信号SOUT,SOUTBのギャップに従い、2つの信号を発生させるシュミットトリガ回路100と、該シュミットトリガ回路100の出力信号を反転出力するデータラッチ回路120と、出力イネーブル信号の入力により前記データラッチ回路120の信号に基づき、前記センスアンプ60のデータ信号と同じような信号を出力するデータ出力バッファ140と、を備え、センスアンプ60の出力信号により出力バッファ140を自動に制御するように構成する。
請求項（抜粋）：
半導体メモリのセンスアンプ出力制御回路であって、センスイネーブル信号によりメモリセルからリードされたデータをセンシングし、該データの状態が遷移したとき、データ信号及びデータバー信号の両信号を同じ中間レベルに設定してから、相互に異なる状態に設定して出力するセンスアンプと、該センスアンプから出力されたデータ信号とデータバー信号とのギャップが所定値以下であるときは同じ状態の2つの信号を出力し、所定値を越えたときは相互に異なる状態の2つの信号を出力するシュミットトリガ回路と、ラッチイネーブル信号が入力されたとき、該シュミットトリガ回路から出力された2つの信号を、夫々、ラッチし、ラッチした両信号を出力するデータラッチ回路と、該データラッチ回路から出力された2つの信号が相互に異なる状態であるときは、出力イネーブル信号が入力されたときにセンスアンプから出力されたデータ信号又はデータバー信号と同じ状態の信号を出力するデータ出力バッファと、を備えて構成されたことを特徴とする半導体メモリのセンスアンプ出力制御回路。
IPC (3件)：
G11C 11/419
, G11C 11/409
, H03K 19/0175
G11C 11/34 311
, G11C 11/34 354 A
, H03K 19/00 101 F
