特許

J-GLOBAL ID：200903077096226290

半導体記憶回路

発明者： 佐谷 憲彦 ,  長 静雄 ,  松下 裕一 ,  三苫 徹哉
出願人/特許権者： 株式会社沖マイクロデザイン宮崎 ,  沖電気工業株式会社
代理人 (1件)： 鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-126086
公開番号（公開出願番号）：特開平5-325540
出願日： 1992年05月19日
公開日（公表日）： 1993年12月10日
要約：

【要約】【目的】 半導体記憶回路のロウアドレスセット信号(RAS)がLレベルを保持する時間にかかわらず、センスアンプ用電源供給線121を確実にVCCレベルに上昇させて、メモリセル107への情報の書き込みを確実なものとする。【構成】 本発明はダイナミック型の読み出し書き込み可能な半導体記憶回路ににおいて、センスアンプ用電源供給線121の電位P3と周辺回路用電源電位VCCと比較して、両者が等しくなった時にアクティブ状態を解除する信号を出力する比較検出回路119を設けたことにより、センスアンプ用電源を確実にVCCレベルまで上昇させることができる。

請求項（抜粋）：

第1の電位レベルから第2の電位レベルへ遷移し、前記第2の電位レベルから前記第1の電位レベルへ遷移するアドレス信号により読出再書込動作サイクルが規定される半導体記憶回路において、第1電源電位を供給する第1ノードと、第2電源電位を供給する第2ノードと、前記第1電源電位から前記第2電源電位までのいずれかの電位レベルとなる第1及び第2のビットラインと、データを記憶するメモリセルであって、前記データに基づいて前記第1のビットラインを前記第2のビットラインとは異なる電位レベルとする前記メモリセルと、第1スイッチを介して、前記第1ノードと結合する第3ノードと、第2スイッチを介して、前記第2ノードと結合する第4ノードとを有するセンスアンプ回路であって、前記第1及び第2スイッチがともにON状態の時に前記第1と第2のビットラインのうち前記第1電源電位により近い電位レベルの一方のビットラインを前記第3ノードを介して前記第1ノードと結合し、他方のビットラインを前記第4ノードを介して前記第2ノードと結合することにより、前記メモリセルに前記第1のビットラインを介してデータを再書込する前記センスアンプ回路と、前記第3ノードの電位レベルを検知する電位レベル検知回路であって、前記第3ノードが第1電源電位と略等しい場合、検知信号を出力する前記電位レベル検知回路と、前記アドレス信号を受信する制御回路であって、前記アドレス信号が前記第2の電位レベルに遷移したのに応答し、前記第1及び第2スイッチをON状態にし、前記アドレス信号が前記第1の電位レベルに遷移後、前記検知信号に応答し、前記第1及び第2スイッチをOFF状態にする前記制御回路とを有することを特徴とする半導体記憶回路。