特許

J-GLOBAL ID：200903077110340638

半導体集積回路

発明者： 井高 康仁
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-228345
公開番号（公開出願番号）：特開2003-045190
出願日： 2001年07月27日
公開日（公表日）： 2003年02月14日
要約：

【要約】【課題】 差動型センスアンプのオフセットを最小化する。【解決手段】 イコライズ回路12は、差動型センスアンプ11の入力ノードN1,bN1の間に接続される。ラッチ回路13は、ノードN2,bN2の間に接続される。データ入れ替え回路14は、ノードN1とノードbN2の間及びノードbN1とN2の間に接続される。切断回路15は、ノードN1とノードN2の間及びノードbN1とbN2の間に接続される。入力ノードN1,bN1の電位が等しい状態で差動型センスアンプ11を動作させ、その出力データをデータ入れ替え回路14により反転させた後にラッチ回路13にラッチさせる。ラッチデータは、差動型センスアンプの入力ノードN1,bN1に供給される。

請求項（抜粋）：

内部回路と、前記内部回路の状態に依存した出力データを得るための第1信号を前記内部回路に与える第1回路と、前記出力データをラッチするラッチ回路と、前記出力データに基づいて前記内部回路の状態を正常状態に戻すための第2信号を前記内部回路に与える第2回路とを具備することを特徴とする半導体集積回路。

IPC (4件)：

G11C 11/419 ,  G11C 11/406 ,  G11C 11/407 ,  G11C 11/409

FI (4件)：

G11C 11/34 311 ,  G11C 11/34 353 Z ,  G11C 11/34 354 Z ,  G11C 11/34 363 N

Fターム (28件)：

5B015HH01 ,  5B015JJ11 ,  5B015JJ45 ,  5B015KB04 ,  5B015KB09 ,  5B015KB12 ,  5B015KB13 ,  5B015KB22 ,  5B015KB23 ,  5M024AA21 ,  5M024AA93 ,  5M024BB14 ,  5M024BB35 ,  5M024CC82 ,  5M024CC90 ,  5M024DD06 ,  5M024DD09 ,  5M024DD13 ,  5M024DD14 ,  5M024DD19 ,  5M024DD22 ,  5M024DD23 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP05 ,  5M024PP07 ,  5M024PP10

引用特許：

審査官引用 (1件)

• 特開昭58-102389