特許
J-GLOBAL ID：200903077166796898
ラッチ回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
松本 眞吉
公報種別：公開公報
出願番号（国際出願番号）：特願平4-058507
公開番号（公開出願番号）：特開平5-268000
出願日： 1992年03月17日
公開日（公表日）： 1993年10月15日
要約：
【要約】【目的】半導体装置で構成されるラッチ回路に関し、データを安定に保持し、かつ、動作速度を向上させる。【構成】一方の信号入力端がスイッチ素子10を介してインバータ11の入力端に接続され、他方の相補信号入力端がスイッチ素子20を介してインバータ21の入力端に接続され、インバータ21の出力端がスイッチ素子30を介してインバータ11の入力端に接続され、インバータ11の出力端がスイッチ素子31を介してインバータ21の入力端に接続されている。スイッチ素子10、20をオン状態にし同時にスイッチ素子30、31をオフ状態にすると、信号入力端と信号出力端とが反転スルー状態となって高速動作し、次にこれらスイッチ素子の状態を逆にすると、インバータ11と21とが低抵抗で環状接続されたフリップフロップが構成されて出力信号が安定に保持される。
請求項（抜粋）：
一方の信号入力端が第1スイッチ素子(10)を介して第1インバータ(11)の入力端に接続され、他方の相補信号入力端が第2スイッチ素子(20)を介して第2インバータ(21)の入力端に接続され、該第2インバータの出力端が第3スイッチ素子(30)を介して該第1インバータの入力端に接続され、該第1インバータの出力端が第4スイッチ素子(31)を介して該第2インバータの入力端に接続され、該第1スイッチ素子及び該第2スイッチ素子の制御入力端が共通に接続され、該第3スイッチ素子及び該第4スイッチ素子の制御入力端が共通に接続されており、該第1スイッチ素子及び該第2スイッチ素子と該第3スイッチ素子及び該第4スイッチ素子とが相補的に動作することを特徴とするラッチ回路。
IPC (2件)：
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