特許

J-GLOBAL ID：200903077167410268

論理シミュレーションにおける論理回路分割方式

発明者： 北島 三津 ,  広瀬 文保
出願人/特許権者： 富士通株式会社
代理人 (1件)： 大菅 義之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-193641
公開番号（公開出願番号）：特開平6-035990
出願日： 1992年07月21日
公開日（公表日）： 1994年02月10日
要約：

【要約】【目的】 LSI等の設計の論理の正しさを確認する論理シミュレーションにおける論理回路分割方式に関し、分割された回路としての評価単位の大きさを大きくして評価必要回数を減少させ、シミュレーションを高速化する。【構成】 1つ以上の入力と1つ以上の出力とを持つ評価単位への論理回路の分割時に、該論理回路への入力値の変化に対して、該論理回路の各信号線における信号値が変化する確率をイベント発生率として見積り、該イベント発生率の評価関数を小さくするように前記評価単位の入・出力を決定して回路分割を行うように構成する。

請求項（抜粋）：

複数個のゲートの組合せを1つの評価単位として、該評価単位の1つ以上の入力と1つ以上の出力との間での論理シミュレーションを行う際の、該評価単位への組合せ論理回路の分割時において、該組合せ論理回路への入力値の変化に対して、該組合せ論理回路の各信号線における信号値の0から1、または1から0への変化の起こる確率をイベント発生率として見積り(1)、該見積り結果に応じて、該イベント発生率の評価関数を小さくするように前記評価単位の入・出力を決定して回路分割を行い(2)、該評価単位に対する評価必要回数を減少させて、該組合せ論理回路の論理シミュレーションを高速化することを特徴とする論理シミュレーションにおける論理回路分割方式。

IPC (3件)：

G06F 15/60 360 ,  G06F 11/26 310 ,  H03K 19/00