特許

J-GLOBAL ID：200903077195583283

パワーオンリセット回路

発明者： 椎名 一弘 ,  川本 幸司
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平3-345772
公開番号（公開出願番号）：特開平5-183416
出願日： 1991年12月27日
公開日（公表日）： 1993年07月23日
要約：

【要約】【目的】CMOSバイアス回路出力を抵抗とNchMOSからなる回路に入力することでCMOS回路の最低動作電圧を保証し、さらにフリップフロップを用いることで電源電圧の立上りで安定にパワーオンリセット信号を発生させる。【構成】電源電圧端子11の立上りで、電源がPchMOSとNchMOSのしきい値電圧の和以上で、PchMOS12とNchMOS13からなるバイアス回路が動作を始める。この時NchMOS15,16がオンするが、抵抗値の異なる負荷抵抗R14,R16を用いることで電源電圧に対して立ち下がり電圧の異なる2つの信号が得られる。この2つの信号でフリップフロップを制御してヒステリシス特性を持ったパワーオンリセット信号を発生させる。

請求項（抜粋）：

ソースを第1の電源に接続し、ゲートをドレインに接続した第1の導電型のMOSトランジスタと、ソースを第2の電源に接続し、ゲートとドレインとを前記第1のMOSトランジスタのドレインに接続した、前記第1の導電型のMOSトランジスタと反対導電型の第2のMOSトランジスタと、一端を前記第1の電源に接続した第1の抵抗と、ソースを前記第2の電源に、ゲートを前記第1のMOSトランジスタのドレインに、ドレインを前記第1の抵抗に接続した前記第1のMOSトランジスタと反対導電型の第3のMOSトランジスタによって構成されることを特徴とするパワーオンリセット回路。