データ読出し用半導体集積回路

発明者： ,
出願人/特許権者： ,
代理人 (1件)：佐藤一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-024252
公開番号（公開出願番号）：特開平7-006585
出願日： 1994年02月22日
公開日（公表日）： 1995年01月10日
要約：

【要約】【構成】データ線DQ,*DQ間に振幅制限回路101を設ける。この回路101は好ましくはNMOSトランジスタ10からなり、データ線の一方にソース、他方にドレインが接続され、差動増幅回路309が活性化されている期間においてDQ,*DQ間の電位差がVthになると導通するようにゲート電圧VG を設定する。VG は回路309が活性化されている期間(全期間も可)にて、Vcc+Vth以下にする。センス動作に支障のない範囲でゲート電圧VG がVcc+Vthに近いほどDQ,*DQ間の電位差が小さなうちにトランジスタ10が導通し、当該振幅が小さくなる。【効果】 DQ,*DQの振幅制限によりイコライズ時間を短縮でき、DRAMアクセスの高速化やセンスマージンの向上に寄与できる。特にNMOSの採用によればVG 制御用の回路がバイアスだけで足りるようになり簡単になる。

請求項（抜粋）：

直交する2方向に複数行及び複数列に多数のダイナミックランダムアクセスメモリ(DRAM)セルをマトリックス状に有するセルマトリックスと;前記セルマトリックスの前記複数行の行アドレス毎に設けられた複数本のワード線と;前記セルマトリックスの前記複数列の列アドレス毎に複数本設けられると共にデータを読出すために各対が夫々第1及び第2のビット線を有する複数対のビット線対と;前記複数対のビット線対の各ビット線対毎に1つ設けられ、この各ビット線対を構成する前記第1及び第2のビット線の間の電位差を増幅する複数個のビット線差動増幅回路と;前記ビット線差動増幅回路より出力される前記電位差を転送すると共に、複数本の第1ビット線が接続される第1のデータ線と複数本の第2のビット線が接続される第2のデータ線とを備える1対のデータ線対と;前記複数対のビット線対の各対毎に設けられる前記複数個のビット線差動増幅回路と前記データ線対との間に夫々設けられ、各ビット線対から前記データ線対への前記電荷転送を開閉するスイッチ回路と;前記データ線対の前記第1及び第2のデータ線の間の電位差を増幅するデータ線差動増幅回路と;前記第1及び第2のデータ線のうちの何れか一方に接続されたソース電極と、前記データ線のうちの他方に接続されたドレイン電極と、そして、前記データ線差動増幅回路が活性化されている期間に前記第1及び第2のデータ線の間の電位差が予め決められた規制値となると導通させられるようにゲート電位が設定されたゲート電極と、を有するトランジスタを備え、前記トランジスタの導通により前記第1及び第2のデータ線間の振幅を前記規制値以下に制限する振幅制限回路と;を備えるデータ線読出し用半導体集積回路。

引用特許：

出願人引用 (7件)

特開平1-192081
特開平3-235294
特開平4-228186

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審査官引用 (5件)

特開平1-192081
特開平3-235294
特開平4-228186

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