特許

J-GLOBAL ID：200903077223817953

半導体装置およびその製造方法

発明者： 蝦名 昭彦 ,  井上 晋
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-292126
公開番号（公開出願番号）：特開2003-100915
出願日： 2001年09月25日
公開日（公表日）： 2003年04月04日
要約：

【要約】【課題】 MONOS型の不揮発性記憶装置を含む半導体装置およびその製造方法を提供する。【解決手段】 本発明の半導体装置は、メモリセル100を含む。メモリセル100は、半導体基板10上に第1ゲート絶縁層12を介して形成されたワードゲート14と、不純物層16,18と、サイドウォール状の第1,第2コントロールゲート20,30とを有する。不純物層16,18を介して隣り合う1組の第1,第2コントロールゲートは、共通コンタクト部200に接続される。共通コンタクト部200は、第1コンタクト導電層214、第2コンタクト導電層232、およびパッド状の第3コンタクト導電層260を含む。第3コンタクト導電層260は、第1コンタクト導電層214および第2コンタクト導電層232上に設置されている。

請求項（抜粋）：

不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを構成するメモリ領域を含み、前記不揮発性記憶装置は、半導体層の上方に、第1ゲート絶縁層を介して形成されたワードゲートと、前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第1および第2コントロールゲートと、を含み、前記第1コントロールゲートは、前記半導体層に対して第2ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、前記第2コントロールゲートは、前記半導体層に対して第2ゲート絶縁層を介して、かつ、前記ワードゲートに対してサイド絶縁層を介して配置され、前記第1および第2コントロールゲートは、それぞれ第1方向に連続して配置され、かつ、前記第1方向と交差する第2方向に対して、前記不純物層を介して隣り合う1組の第1および第2コントロールゲートは、共通コンタクト部に接続され、前記共通コンタクト部は、第1コンタクト導電層、第2コンタクト導電層、およびパッド状の第3コンタクト導電層を含み、前記第2コンタクト導電層は、前記第1および第2コントロールゲートと連続し、かつ、前記第1コンタクト導電層の内側に配置され、前記第3コンタクト導電層は、前記第1コンタクト導電層および前記第2コンタクト導電層上に配置されている、半導体装置。

IPC (7件)：

H01L 21/8247 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 481 ,  H01L 29/78 371 ,  H01L 27/10 434 ,  H01L 27/08 102 D

Fターム (32件)：

5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BB05 ,  5F048BB08 ,  5F048BC06 ,  5F048BF06 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5F048DA25 ,  5F048DA27 ,  5F083EP18 ,  5F083EP24 ,  5F083EP35 ,  5F083EP62 ,  5F083EP67 ,  5F083HA02 ,  5F083JA35 ,  5F083LA12 ,  5F083LA16 ,  5F083LA21 ,  5F083NA01 ,  5F083PR40 ,  5F083ZA12 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB04 ,  5F101BD22 ,  5F101BD30 ,  5F101BF05 ,  5F101BH19