特許

J-GLOBAL ID：200903077252102734

セルレイアウト及びレイアウト方法並びに半導体集積回路装置

発明者： 山田 晃弘
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-237149
公開番号（公開出願番号）：特開2000-068382
出願日： 1998年08月24日
公開日（公表日）： 2000年03月03日
要約：

【要約】【課題】 同一ブロック内での電源配線の多系統化と、多層配線の有効的利用による面積縮小とを実現する。【解決手段】 スタンダードセルライブラリを用いてレイアウトし、セルに対する電源供給のための配線要素が、セル外枠18よりも内部にのみ存在する。これにより、セルの配置工程の完了のみではセル間の電源配線接続が行われることがなく、配線工程で初めて電源配線を接続でき、セルごとに異なる電位の電源系統への接続を可能とする。また、セル内部での電源配線の配線要素として、トランジスタのソース領域、あるいは基盤電位接続のための領域まで最上層の配線層を用い、そこからスタックドビアによってトランジスタまたは基盤を接続することによって、信号配線用に下層の配線を使用できる領域を広げて、ブロックとしての面積の縮小を図ることができる。

請求項（抜粋）：

スタックドビアを有する半導体集積回路の設計に使用するセルを備え、セル配置時の隣接セルとの境界となるセル外枠の幅及び高さの少なくとも一方が全て揃ったスタンダードセルライブラリのセルレイアウトであって、前記セルに対する電源供給のための配線要素が、セル外枠よりも内部にのみ存在することを特徴とするセルレイアウト。

FI (2件)：

H01L 21/82 B ,  H01L 21/82 L

Fターム (11件)：

5F064AA04 ,  5F064BB07 ,  5F064CC12 ,  5F064DD08 ,  5F064DD20 ,  5F064EE02 ,  5F064EE26 ,  5F064EE27 ,  5F064EE52 ,  5F064EE58 ,  5F064HH12