特許

J-GLOBAL ID：200903077329803161

半導体装置およびその製造方法

発明者： 小井土 直 樹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-302045
公開番号（公開出願番号）：特開2001-127175
出願日： 1999年10月25日
公開日（公表日）： 2001年05月11日
要約：

【要約】【課題】 ゲート間のショートが発生するのを可及的に防止することを可能にする。【解決手段】 半導体基板の素子領域上にゲート絶縁膜を介して形成されたゲート電極3と、このゲート電極の両側の素子領域に形成された拡散層15と、ゲート電極の、拡散層が形成された側と異なる側の側部に形成された絶縁物からなる側壁6と、この側壁の外側に形成されたトレンチ構造の素子分離絶縁膜9と、を備えたことを特徴とする。

請求項（抜粋）：

半導体基板の素子領域上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の両側の素子領域に形成された拡散層と、前記ゲート電極の、前記拡散層が形成された側と異なる側の側部に形成された絶縁物からなる側壁と、この側壁の外側に形成されたトレンチ構造の素子分離絶縁膜と、を備えたことを特徴とする半導体装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (22件)：

5F001AA30 ,  5F001AA31 ,  5F001AB02 ,  5F001AD12 ,  5F001AD53 ,  5F001AD60 ,  5F083EP02 ,  5F083EP22 ,  5F083EP76 ,  5F083EP79 ,  5F083ER21 ,  5F083NA01 ,  5F083PR21 ,  5F083PR38 ,  5F083PR39 ,  5F083PR40 ,  5F101BA12 ,  5F101BA13 ,  5F101BB02 ,  5F101BD02 ,  5F101BD34 ,  5F101BD35