特許
J-GLOBAL ID：200903077338108972
半導体メモリ装置及びその装置のデータ処理方法
発明者：
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272189
公開番号（公開出願番号）：特開平11-328974
出願日： 1998年09月25日
公開日（公表日）： 1999年11月30日
要約：
【要約】【課題】多様なバイパス機能を有し1サイクル又は2サイクル後のライト動作を実行する機能を有する半導体メモリ装置及びその装置のデータ処理方法を提供する。【解決手段】複数個のメモリセル、ライトドライバ、センス増幅器、データ入力バッファ、アドレス入力バッファ、ライトアドレス貯蔵部、選択部、比較部、バイパス制御信号発生部、制御信号発生部、データ入力保持部、ラッチ、データ出力部、データ出力バッファ、及びセンス増幅器及びデータ出力バッファ制御信号発生部を備える。
請求項（抜粋）：
複数個のメモリセルと、前記メモリセルに入力するデータを伝送するライトドライバと、センス増幅器制御信号に応答して前記メモリセルから伝送されるデータを増幅して出力するセンス増幅器と、外部からのデータ入力信号をバッファして出力するデータ入力バッファと、外部からのアドレス入力信号をバッファして出力するアドレス入力バッファと、1又は2サイクル後のライト時に前記アドレス入力バッファからのライトアドレスを1又は2サイクルだけ遅延させて出力するライトアドレス保持手段と、前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの1サイクル又は2サイクルだけ遅延されたライトアドレスとを選択的に出力する選択手段と、前記アドレス入力バッファからのリードアドレスと前記ライトアドレス保持手段からの1サイクル又は2サイクル遅延されたライトアドレスとを比較しその結果が同一であれば第1及び第2比較信号を発生する比較手段と、前記1サイクル後のライト動作の実行時は、前記第1比較信号を入力してバイパス0制御信号を発生し、前記2サイクル後のライト動作の実行時は、前記第1及び第2比較信号を入力してバイパス0、バイパス1、バイパス2、及びバイパス12制御信号を発生するバイパス制御信号発生手段と、前記1サイクル後のライト動作の実行時は、第1、第2制御信号を発生し、前記2サイクル後のライト動作の実行時は、第1、第2、第3制御信号を発生する制御信号発生手段と、前記第1制御信号に応答して前記1又は2サイクルだけ遅延して入力されるデータ入力信号を伝送して第1、第2、第3信号を発生し、前記第2制御信号に応答して前記第2信号をラッチし、前記第3制御信号に応答して前記第3信号をラッチして前記ライトドライバに伝送するデータ入力保持手段と、前記バイパス0制御信号に応答して前記第1信号を出力し、前記バイパス1及び12制御信号に応答して前記第2信号を出力し、前記バイパス2及び12制御信号に応答して前記第3信号を出力するデータ出力選択手段と、1又は2サイクル後のライトバイパス動作の実行時にデータ出力バッファ制御信号に応答して前記データ出力選択手段からのデータをラッチして外部に出力するデータ出力バッファと、前記センス増幅器及び前記データ出力バッファを制御するための制御信号を発生するセンス増幅器及びデータ出力バッファ制御信号発生手段と、 を具備することを特徴とする半導体メモリ装置。
IPC (2件)：
G11C 11/413
, G11C 11/407
G11C 11/34 J
, G11C 11/34 362 S
