特許
J-GLOBAL ID：200903077347742714
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-102556
公開番号（公開出願番号）：特開平11-297096
出願日： 1998年04月14日
公開日（公表日）： 1999年10月29日
要約：
【要約】【課題】 高速でテスト可能な半導体記憶装置を提供することである。【解決手段】 I/Oゲートおよびセンスアンプ部46内のI/O線の配列順をIOA、/IOB、IOB、/IOAの順にする。これによりマルチビットテスト時に同じデータを複数のメモリセルに読出/書込する際に隣接するI/O線の電位が必ず異なる電位となる。したがって、隣接するI/O線間に短絡故障が生じた場合も同時に検出することが可能となる。
請求項（抜粋）：
半導体基板の主表面上に形成される半導体記憶装置であって、第1の論理値と第2の論理値のうちいずれかの論理値をとる第1のデータを記憶する第1のメモリセルと、前記第1のデータを前記第1のメモリセルに伝達する第1のビット線対と、前記第1のデータを前記第1のビット線対に伝達する第1の入出力線対と、前記第1の論理値と前記第2の論理値のうちいずれかの論理値をとる第2のデータを記憶する第2のメモリセルと、前記第2のデータを前記第2のメモリセルに伝達する第2のビット線対と、前記第2のデータを前記第2のビット線対に伝達する第2の入出力線対とを備え、前記第1の入出力線対は、前記第1のデータが前記第1の論理値のときは第1の電位となり前記第1のデータが前記第2の論理値のときは前記第1の電位より低い第2の電位となる第1の正極性入出力線と、前記第1のデータに応じて前記第1の正極性入出力線に対して相補的な電位となる第1の負極性入出力線とを含み、前記第2の入出力線対は、前記第2のデータが前記第1の論理値のときは前記第1の電位となり前記第2のデータが前記第2の論理値のときは前記第2の電位となる第2の正極性入出力線と、前記第2のデータに応じて前記第2の正極性入出力線に対して相補的な電位となる第2の負極性入出力線とを含み、前記第1の正極性入出力線と前記第2の正極性入出力線のうちいずれか一方は前記半導体主表面上に少なくとも一部が前記第1および第2の負極性入出力線の両方に隣接して配置される、半導体記憶装置。
IPC (4件)：
G11C 29/00 671
, G01R 31/28
, H01L 27/108
, H01L 21/8242
G11C 29/00 671 R
, G01R 31/28 B
, H01L 27/10 681 B
