特許

J-GLOBAL ID：200903077365067277

半導体集積回路

発明者： 大塚 斉信 ,  藤原 龍司
出願人/特許権者： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-216799
公開番号（公開出願番号）：特開平6-061818
出願日： 1992年08月14日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】高速動作を損なわずに出力リンギングの発生が抑制でき、誤動作を防止することを目的とする。【構成】PチャネルMOSトランジスタ11が電源電圧Vccと出力端子12との間に、NチャネルMOSトランジスタ18が接地側電源電圧Vssと出力端子12との間にそれぞれ接続され、PチャネルMOSトランジスタ14と15が電源電圧Vccと出力端子12との間に直列に接続され、NチャネルMOSトランジスタ19と20が接地側電源電圧Vssと出力端子12との間に直列に接続され、上記トランジスタ11、15、18、20のゲートには入力信号INが供給され、上記トランジスタ14のゲートには上記出力端子12の信号OUTを受ける信号遅延回路16の出力が供給され、上記トランジスタ19のゲートには上記出力端子12の信号OUTを受ける信号遅延回路21の出力が供給される。

請求項（抜粋）：

ソース・ドレインの電流通路が第1の電源電圧と出力端子との間に挿入され、ゲートに入力信号を受ける第1チャネルの第1のMOSトランジスタと、上記信号出力端子の信号を遅延する第1の遅延手段と、ゲートに上記第1の遅延手段の出力を受け、ソース・ドレインの電流通路が第1の電源電圧と上記信号出力端子との間に挿入された第1チャネルの第2のMOSトランジスタと、ゲートに上記入力信号を受け、ソース・ドレインの電流通路が上記第2のMOSトランジスタのソース・ドレインの電流通路と直列接続された第1チャネルの第3のMOSトランジスタと、ソース・ドレインの電流通路が第2の電源電圧と上記信号出力端子との間に挿入され、ゲートに上記入力信号を受ける第2チャネルの第4のMOSトランジスタと、上記信号出力端子の信号を遅延する第2の遅延手段と、ゲートに上記第2の遅延手段の出力を受け、ソース・ドレインの電流通路が第2の電源電圧と上記信号出力端子との間に挿入された第2チャネルの第5のMOSトランジスタと、ゲートに上記入力信号を受け、ソース・ドレインの電流通路が上記第5のMOSトランジスタのソース・ドレインの電流通路と直列接続された第2チャネルの第6のMOSトランジスタとを具備したことを特徴とする半導体集積回路。

IPC (3件)：

H03K 17/16 ,  H03K 17/687 ,  H03K 19/0175

FI (2件)：

H03K 17/687 F ,  H03K 19/00 101 F