特許

J-GLOBAL ID：200903077380573561

テスト回路及びこのテスト回路を内蔵したディジタルIC

発明者： 杉崎 薫 ,  浅見 周二 ,  矢部 幸彦
出願人/特許権者： 東芝エー・ブイ・イー株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平8-005876
公開番号（公開出願番号）：特開平9-197024
出願日： 1996年01月17日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】PLLがロックした周波数を短時間に測定し、かつ測定系を簡略化するテスト回路を提供すること。【解決手段】デューティ50%の信号CEにより動作制御され、PLL回路11から出力された信号をカウントするカウンタA(12-1)及びカウンタB(12-2)と、この2つのカウンタのカウント結果(QA0〜QAn、QB0〜QBnの出力)の一致を検出することによりPLLのロックした時点を検出する比較手段13と、比較手段13の検出信号で上記2つの計数結果からPLL回路11からの出力周波数に対応する値を出力するデコード回路14から構成される。

請求項（抜粋）：

PLL動作信号を異なる時点から同一期間ずつ計数する手段と、前記手段によるそれぞれの計数結果を比較検出する比較手段とを具備したことを特徴とするテスト回路。

IPC (3件)：

G01R 31/316 ,  G01R 31/28 ,  H03L 7/08

FI (3件)：

G01R 31/28 C ,  G01R 31/28 V ,  H03L 7/08 Z